嵌入式基礎(chǔ)知識-組合邏輯與時序邏輯電路

本篇來介紹嵌入式硬件電路的相關(guān)知識：組合邏輯電路與時序邏輯電路。根據(jù)電路是否具有存儲功能，將邏輯電路分為組合邏輯電路和時序邏輯電路。

1 組合邏輯電路

組合邏輯電路，是指在任何時刻，電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)，與電路原來的狀態(tài)無關(guān)。

常見的組合邏輯電路：譯碼器、多路選擇器等

1.1 組合邏輯的表示方法

組合邏輯的表示方法包括真值表和布爾代數(shù)。

1.1.1 真值表

輸入的所有組合與其對應的輸出值構(gòu)成的表格

真值表的特點：能完全描述任何一種組合邏輯表的大小隨輸入個數(shù)的增加呈指數(shù)增長

1.1.2 布爾代數(shù)

布爾代數(shù)中有3種基本運算，與、或、非。

與邏輯

與邏輯（AND），記為“·”，也稱為邏輯乘。

A和B都滿足，Y才滿足。

或邏輯

或邏輯（OR），記為“+”，也稱為邏輯和。

A和B只要有一個滿足，Y就滿足。

非邏輯

或邏非（NOT），記為“A非(A上面一橫)"，也稱為邏輯反。

A不滿足時，Y才滿足。

常見的布爾代數(shù)定律如下表所示：

1.2 基礎(chǔ)結(jié)構(gòu)門電路

門電路可以實現(xiàn)基本的邏輯功能。

基本的門電路的符號如下：

也可以用下面這種符號表示：

1.3 常用組合邏輯電路

1.3.1 譯碼器

譯碼器，也稱為解碼器，可以將特定含義的二進制碼轉(zhuǎn)換成對應的輸出信號。

譯碼器為多輸入多輸出的組合邏輯網(wǎng)絡，如下圖:

每輸入一個n位的二進制信號，在m個輸出端中最多只有一個有效當m=2^n時，為全譯碼器當m<2^n時，為部分譯碼器

根據(jù)功能的不同，譯碼器分為通用譯碼器和顯示譯碼器

通用譯碼器又可分為二進制譯碼器和二-十進制譯碼器

二進制譯碼器是全譯碼器，如2-4譯碼器、3-8譯碼器二-十進制譯碼器是部分譯碼器，將二進制譯成0~9，它的n=4，m=10

1.3.2 數(shù)據(jù)選擇器MUX

數(shù)據(jù)選擇器，又稱為多路開關(guān)。

常見的數(shù)據(jù)選擇器有：二選一、四選一、八選一、十六選一等。

如下圖左圖為數(shù)據(jù)選擇器示意。

下圖右圖為二選一的數(shù)據(jù)選擇器結(jié)構(gòu)：

兩個輸入信號A和B一個輸出信號C一個選擇信號S

1.3.3 數(shù)據(jù)分配器DMUX

數(shù)據(jù)分配器，又稱為多路分配器。

與數(shù)據(jù)選擇器相反，它是有一個輸入和多個輸出。

如下圖左圖為數(shù)據(jù)分配器示意。

下圖右圖為四路數(shù)據(jù)分配器：

若數(shù)據(jù)輸入端X為1，為2-4譯碼器，即X為使能端選擇端S0和S1相當于譯碼器的輸入端

數(shù)據(jù)分配器的核心實際是一個帶有使能端的全譯碼器

1.3.4 多路開關(guān)

把多路選擇器和多路分配器結(jié)合起來，得到多路開關(guān)，可以實現(xiàn)在一條線上分時傳送多路信號。

即在相同地址輸入的控制下，將多路輸入信號的任意一路從對應的一路輸出。

2 時序邏輯電路

時序邏輯電路，是指電路在任一時刻的輸出不僅與當前時刻的輸入有關(guān)，還與當前時刻的電路狀態(tài)有關(guān)。

I為時序電路的輸入信號O為時序電路的輸出信號E為存儲電路轉(zhuǎn)換為下一狀態(tài)的激勵信號S為存儲電路的狀態(tài)信號（狀態(tài)變量），表示時序電路當前狀態(tài)，簡稱現(xiàn)態(tài)

常見的時序邏輯電路：寄存器、計數(shù)器等。

2.1 時鐘信號

時鐘信號是指有固定周期并與運行無關(guān)的信號量，它是時序邏輯的基礎(chǔ)，決定了邏輯單元中狀態(tài)何時更新。

在電平觸發(fā)機制中，只有高電平（或低電平）是有效信號在邊沿觸發(fā)機制中，只有上升沿（或下降沿）是有效信號。

2.2 觸發(fā)器

觸發(fā)器是一種能夠儲存1位二值信號（0、1）的基本單元電路。其特點為：

具有兩個能自行保持的穩(wěn)定狀態(tài)來表示邏輯0和1根據(jù)不同的輸入信號可以設(shè)置成0或1

觸發(fā)器的分類:

按時鐘控制方式分：電平觸發(fā)、邊沿觸發(fā)、主從觸發(fā)

按邏輯功能分：D型、R-S型、J-K型

2.2.1 電位觸發(fā)方式的觸發(fā)器

如下圖為鎖定觸發(fā)器（鎖存器）的電位觸發(fā)器的邏輯圖：

當時鐘信號E為高電平1時，輸入D和輸出Q相同當時鐘信號E為低電平0時，輸入D無論輸入什么都無效，輸出Q狀態(tài)保持不變

在時鐘信號E為高電平1期間，輸入信號多次發(fā)送變換，觸發(fā)器也會相應的多次翻轉(zhuǎn)，這種因輸入信號變化而引起觸發(fā)器狀態(tài)變化多余一次的現(xiàn)象，稱為觸發(fā)器的空翻。

電平觸發(fā)器的結(jié)構(gòu)簡單，常用來組成暫存器。

2.2.2 邊沿觸發(fā)方式的觸發(fā)器

如下圖為邊沿觸發(fā)器（以D觸發(fā)器為例）的邏輯圖：

在CP=1期間到來的數(shù)據(jù)，必須“延遲”到該CP=1過后的下一個CP邊沿到來時才被接收在CP正跳變(對正邊沿觸發(fā)器)以外期間出現(xiàn)在D端的數(shù)據(jù)和干擾不會被接收，有很強的抗數(shù)據(jù)端干擾的能力

邊沿觸發(fā)器除用來組成寄存器外，還可用來組成計數(shù)器和移位寄存器

2.3 寄存器

寄存器主要用來接收信息、寄存信息或傳送信息。

• • 通常采用

  并行輸入——并行輸出的方式，

  組成部分包括：觸發(fā)器、門電路構(gòu)成的控制電路（以保證信息的接收、發(fā)送、清除）存儲n位二進制代碼的寄存器需要使用n個觸發(fā)器構(gòu)成

2.4 移位器

移位器既能寄存數(shù)據(jù)，又能在時鐘信號的控制下，使數(shù)據(jù)向左或向右移動。

• • 按移動方向可分為：左移位寄存器、右移位寄存器、雙向移位寄存器

按信息的輸入/輸出方式可分為：

• 串行輸入——串行輸出串行輸入——并行輸出（串——并轉(zhuǎn)換）并行輸入——串行輸出（并——串轉(zhuǎn)換）并行輸入——并行輸出

2.5 計數(shù)器

計數(shù)器是由各種觸發(fā)器和邏輯門構(gòu)成的，其基本功能用來累計時鐘輸入脈沖的個數(shù)。

• 計數(shù)器還可用來定時、分頻、產(chǎn)生節(jié)拍脈沖和脈沖序列、進行數(shù)字運算等按脈沖輸入方式可分為：
  • • 同步計數(shù)器：各級觸發(fā)器的時鐘脈沖均來自同一個計數(shù)輸入脈沖，各級觸發(fā)器在計數(shù)脈沖作用下同時翻轉(zhuǎn)，又稱

    并行計數(shù)器

• • • 異步計數(shù)器：沒有公共的時鐘脈沖，除第一級外，每級觸發(fā)器都是由前一級的輸出信號觸發(fā)，為串行進位，又稱

    串行計數(shù)器

按計數(shù)技術(shù)可分為：二進制計數(shù)器、十進制計數(shù)器、任意進制計數(shù)器

按邏輯功能可分為：加法計數(shù)器、減法計數(shù)器、可逆計數(shù)器

3 總結(jié)

本篇介紹了組合邏輯電路與時序邏輯電路的基礎(chǔ)知識，組合邏輯電路中，介紹了組合邏輯的表示方法，各種基礎(chǔ)門電路、常用的組合邏輯電路等；時序邏輯電路中，首先介紹了時鐘信號的類型，然后介紹了觸發(fā)器、寄存器、移位器、計數(shù)器的基礎(chǔ)知識點。