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Altera發(fā)布了業(yè)界第一款支持硬核浮點(diǎn)DSP的FPGA，硬核浮點(diǎn)DSP模塊將集成在Altera 20nm Arria 10 FPGA和SoC中，也會(huì)集成在14nm Stratix 10 FPGA和SoC中。這一革命性的設(shè)計(jì)會(huì)對(duì)器件浮點(diǎn)運(yùn)算性能帶來(lái)多大的提升，對(duì)傳統(tǒng)FPGA浮點(diǎn)運(yùn)算設(shè)計(jì)帶來(lái)多大的改變，又會(huì)對(duì)DSP以及GPU市場(chǎng)帶來(lái)多大的影響，Altera公司首席DSP產(chǎn)品規(guī)劃經(jīng)理Michael Parker、軟件和DSP產(chǎn)品市場(chǎng)經(jīng)理Albert Chang先生連線國(guó)內(nèi)媒體，帶來(lái)了精彩的內(nèi)容分享。
硬核兼容IEEE754，支持單精度浮點(diǎn)運(yùn)算
支持硬核浮點(diǎn)DSP的FPGA使用專用硬核電路，能夠自然支持IEEE 754單精度浮點(diǎn)。IEEE 754浮點(diǎn)所有復(fù)數(shù)都位于DSP模塊的硬核邏輯中，不會(huì)占用可編程邏輯，即使是100%的使用了DSP模塊，浮點(diǎn)也支持定點(diǎn)設(shè)計(jì)中相似的時(shí)鐘速率。
采用TSMC 20nm工藝的Arria 10 系列，浮點(diǎn)運(yùn)算性能將達(dá)到1.5TFLOP的DSP性能，而且是單精度。它的運(yùn)行頻率可以達(dá)到400到450MHz，在軟件方面支持OpenCL、DSP Builder和浮點(diǎn)宏功能。
至于1.5TFLOP的浮點(diǎn)運(yùn)算是如何計(jì)算出的，筆者也作了詳細(xì)的了解：Arria 10器件10AX066含有660 kLE的邏輯，以及1688個(gè)DSP模塊，總共有1688個(gè)浮點(diǎn)加法器和1688個(gè)浮點(diǎn)乘法器。運(yùn)行在450 MHz的總計(jì)3376個(gè)浮點(diǎn)運(yùn)算器性能達(dá)到了1520 GFLOPS。德州儀器、Nvidia和AMD也都是采用這一峰值浮點(diǎn)性能判定方法計(jì)算其DSP和GPU的峰值GFLOPS的。
而采用Intel 14nm三柵極工藝制成的高端FPGA和SOC Stratix 10系列單精度浮點(diǎn)運(yùn)算可以達(dá)到10TFLOP的水平。
浮點(diǎn)模塊與現(xiàn)有設(shè)計(jì)是后向兼容，對(duì)定點(diǎn)性能沒有影響。DSP設(shè)計(jì)人員可以選擇定點(diǎn)或者浮點(diǎn)模式，每一個(gè)DSP模塊都可以獨(dú)立運(yùn)行。
極大提高設(shè)計(jì)效能及資源使用效率
加入硬核浮點(diǎn)模塊帶來(lái)的提升是巨大的，它極大的提高了設(shè)計(jì)人員的效能，也釋放了FPGA的邏輯資源，使其可以供其他任務(wù)使用，為設(shè)計(jì)產(chǎn)品的迅速面市提供了可靠保障。
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以前的系列，如果想要進(jìn)行浮點(diǎn)設(shè)計(jì)的話，需要先建立設(shè)計(jì)，然后進(jìn)行人工轉(zhuǎn)換，將浮點(diǎn)轉(zhuǎn)換為定點(diǎn)，在FPGA中實(shí)現(xiàn)（定點(diǎn)）。此外，還需驗(yàn)證轉(zhuǎn)換過(guò)程當(dāng)中的準(zhǔn)確率，如果設(shè)計(jì)方面有任何的修改或變化，都需要重新把這些流程再進(jìn)行一遍。
后來(lái)，在V系列中設(shè)計(jì)流程進(jìn)行了一些調(diào)整，通過(guò)軟核來(lái)實(shí)現(xiàn)。也就是說(shuō)，如果客戶還要進(jìn)行浮點(diǎn)的設(shè)計(jì)，在FPGA當(dāng)中通過(guò)軟件就可以實(shí)現(xiàn)。但問(wèn)題是，性能不那么優(yōu)異，可能還會(huì)使用大量的邏輯器件，帶來(lái)時(shí)序收斂方面的問(wèn)題，會(huì)要花更多的一些時(shí)間。
在Arria 10和Stratix 10當(dāng)中， FPGA中集成了硬核浮點(diǎn)DSP。在進(jìn)行浮點(diǎn)設(shè)計(jì)時(shí)，在FPGA中通過(guò)硬核浮點(diǎn)就可以實(shí)現(xiàn)，不需要驗(yàn)證是否正確，也沒有時(shí)序收斂的問(wèn)題，節(jié)省了大量的時(shí)間。
此外，資源效率方面帶來(lái)的提升也是巨大的。在過(guò)去，實(shí)現(xiàn)浮點(diǎn)運(yùn)算功能的話需要定點(diǎn)的DSP模塊加上很多的邏輯資源。比如有3000個(gè)這樣的DSP模塊，把這些模塊用完之后，可能邏輯器件就不夠用了?，F(xiàn)在所有的DSP模塊都可以使用，可以釋放數(shù)千個(gè)這樣邏輯資源。此外節(jié)省了很多的邏輯資源，功耗也會(huì)有所降低。
DSP、GPU應(yīng)用市場(chǎng)將受到?jīng)_擊
Albert Chang先生在采訪中特別提到目前最小的Arria 10系列的產(chǎn)品就相當(dāng)于德州儀器現(xiàn)在最優(yōu)的DSP處理器。在性能上Arria 10系列完全可以替代高性能的DSP處理器，甚至在某些場(chǎng)合可以取代GPU，因?yàn)槠湓诠?、時(shí)延和連接到網(wǎng)絡(luò)的便利性方面，都擁有優(yōu)勢(shì)，此外FPGA還可以設(shè)計(jì)為在高溫下工作。
大家關(guān)心的產(chǎn)品價(jià)格問(wèn)題，雖然具體的數(shù)字這次并沒有透露，但是Michael Parker強(qiáng)調(diào)具備硬核浮點(diǎn)運(yùn)算功能的FPGA比市場(chǎng)上一些沒有浮點(diǎn)運(yùn)算功能的FPGA的價(jià)格應(yīng)該是具有競(jìng)爭(zhēng)力的。
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在中國(guó)的機(jī)會(huì)巨大
在談到該系列產(chǎn)品的應(yīng)用領(lǐng)域時(shí)，Michael Parker特別提到了中國(guó)正在進(jìn)行的無(wú)線網(wǎng)絡(luò)建設(shè)?，F(xiàn)在很多基站，LTE基帶運(yùn)算是通過(guò)DSP處理器或者是專門定制化的硬件來(lái)實(shí)現(xiàn)的。基站遍布全球各地，都是分散的，如果有一些新的功能，新的特征想要加進(jìn)來(lái)，或者想要升級(jí)的話就會(huì)比較困難。新的架構(gòu)希望把這些處理能力都集中起來(lái)，讓服務(wù)器來(lái)處理。如果有新的標(biāo)準(zhǔn)出現(xiàn)，要進(jìn)行升級(jí)都可以集中完成。所以像這么大的一個(gè)處理能力是DSP或者CPU沒有辦法來(lái)應(yīng)對(duì)的。對(duì)于軟件工程師來(lái)說(shuō)，新的無(wú)線標(biāo)準(zhǔn)需要更大的運(yùn)算能力，Altera推出的這種帶硬核浮點(diǎn)運(yùn)算的FPGA可能就是一款非常適合他們需求的產(chǎn)品。
此外浮點(diǎn)FPGA產(chǎn)品，對(duì)客戶來(lái)說(shuō)是比較容易使用的。它不需要像定點(diǎn)的FPGA，需要豐富的經(jīng)驗(yàn)和知識(shí)，也不需要用那么長(zhǎng)的開發(fā)時(shí)間來(lái)進(jìn)行正確與否的驗(yàn)證等等。所以Altera認(rèn)為中國(guó)的客戶可能會(huì)更傾向于使用這種浮點(diǎn)的FPGA產(chǎn)品。
作為業(yè)界第一款支持硬核浮點(diǎn)DSP的FPGA產(chǎn)品，它的推出大大簡(jiǎn)化了之前在FPGA中進(jìn)行浮點(diǎn)運(yùn)算設(shè)計(jì)的流程，也大大縮短了產(chǎn)品開發(fā)上市的時(shí)間。FPGA產(chǎn)品在SoC化的道路上越走越遠(yuǎn)，功能也越做越強(qiáng)，而硬核浮點(diǎn)DSP模塊的加入使其更加如虎添翼。
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