1. ANALOG DEVICES原廠資料
  2. 全部
無(wú)煩惱，高增益：構(gòu)建具有納伏級(jí)靈敏度的低噪聲儀表放大器
資源大小：689.93KB
[摘要] 構(gòu)建具有納伏級(jí)靈敏度的電壓測(cè)量系統(tǒng)會(huì)遇到很多設(shè)計(jì)挑戰(zhàn)。目前最好的運(yùn)算放大器（比如超低噪聲AD797）可以實(shí)現(xiàn)低于1nV/ Hz的噪聲性能(1 kHz)，但低頻率噪聲限制了可以實(shí)現(xiàn)的噪聲性能為大約50 nV p-p（0.1 Hz至10
基于FPGA的系統(tǒng)提高電機(jī)控制性能
資源大?。?.54MB
[摘要] 電機(jī)在各種工業(yè)、汽車和商業(yè)領(lǐng)域應(yīng)用廣泛。電機(jī)由驅(qū)動(dòng)器控制，驅(qū)動(dòng)器通過(guò)改變輸入功率來(lái)控制其轉(zhuǎn)矩、速度和位置。高性能電機(jī)驅(qū)動(dòng)器可以提高效率，實(shí)現(xiàn)更快速、更精確的控制。高級(jí)電機(jī)控制系統(tǒng)集控制算法、工業(yè)網(wǎng)絡(luò)和用戶接口于一體，因此需要更多處理能
IC 上電和關(guān)斷
資源大小：850.6KB
[摘要] 現(xiàn)代集成電路采用精密復(fù)雜的電路來(lái)確保其開(kāi)啟后進(jìn)入已知狀態(tài)，保留存儲(chǔ)器內(nèi)容，快速引導(dǎo)，并且在其關(guān)斷時(shí)節(jié)省功耗。本文分兩部分，提供有關(guān)使用上電復(fù)位和關(guān)斷功能的一些建議。
在僅有零點(diǎn)電阻和電容可調(diào)節(jié)的情況下設(shè)計(jì)PLL濾波器
資源大?。?82.6KB
[摘要] 如參考文獻(xiàn)中所描述，可采用標(biāo)準(zhǔn)過(guò)程來(lái)確定鎖相環(huán)(PLL)中二階環(huán)路濾波器的R0、C0 和CP 數(shù)值。它采用開(kāi)環(huán)帶寬(ω0)和相位裕量(?M)作為設(shè)計(jì)參數(shù)，并可擴(kuò)展至三階環(huán)路濾波器，從而確定R2 
在Xilinx FPGA上快速實(shí)現(xiàn) JESD204B
資源大?。?69.38KB
[摘要] JESD204是一種連接數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件的高速串行接口，該標(biāo)準(zhǔn)的 B 修訂版支持高達(dá) 12.5 Gbps串行數(shù)據(jù)速率，并可確保 JESD204 鏈路具有可重復(fù)的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，JES
為逐次逼近型ADC 設(shè)計(jì)可靠的數(shù)字接口
資源大小：646.26KB
[摘要] 逐次逼近型模數(shù)轉(zhuǎn)換器（因其逐次逼近型寄存器而稱為SAR ADC）廣泛運(yùn)用于要求最高18 位分辨率和最高5 MSPS 速率的應(yīng)用中。其優(yōu)勢(shì)包括尺寸小、功耗低、無(wú)流水線延遲和易用。 主機(jī)處理器可以通過(guò)多種串行和并行接口（如SPI、