MOS晶體管寄生電容是由于結(jié)構(gòu)內(nèi)不同區(qū)域的移動(dòng)電荷分離而形成的。寄生電容是電路中不想要的部分,在低頻工作時(shí)會(huì)被忽略。但在高頻射頻電路工作時(shí)無法避免;因此,我們?cè)谠O(shè)計(jì)時(shí)必須注意寄生電容。
電容的阻抗為 1/jcw。對(duì)于低頻,它被認(rèn)為是無窮大;因此它是開路的,不會(huì)影響電路。然而,當(dāng)頻率增加時(shí),電路中的電容就像一個(gè)阻抗,它可以通過限制其速度來改變我們晶體管的行為。因此,晶體管在高頻工作時(shí)有限制。
由于晶體管的排列,這些電容在晶體管內(nèi)形成。從晶體管的橫截面可以看出,C1 電容是由耗盡區(qū)形成的——耗盡區(qū)周圍形成襯底和源極之間的分離。同樣,由于襯底和漏極之間的分離,存在電容 C2。由于存在 n 型和 p 型半導(dǎo)體,它們是耗盡電容。這些耗盡電容是大容量 CDB 的漏極和大容量 CSB 的源極。
仔細(xì)觀察 MOSFET 結(jié)構(gòu),我們可以看到柵極金屬氧化物和源極區(qū)域邊緣有重疊。當(dāng)施加電壓 Vgs 時(shí),電荷在該區(qū)域累積,形成電容 (C4/CGS),類似于平行板電容器,其中下極板為源極區(qū) n+ 型 (NMOS),上極板為金屬。類似地,在柵金屬氧化物和漏區(qū)之間形成電容(C5/CGD)。它們被稱為重疊電容。C3和C6形成在柵極和襯底之間。從通道到體的電容取決于基板的狀態(tài)。從柵極到體 C6 的電容,我們知道有一個(gè)氧化層。該電容可以在柵極和通道之間以及通道和襯底 (C3) 之間。CGB 代表這個(gè)電容。
正如之前在簡要回顧 MOSFET 結(jié)構(gòu)時(shí)所說,晶體管在三個(gè)區(qū)域工作:關(guān)斷區(qū)、三極管和飽和區(qū)。大多數(shù)情況下,我們?cè)陲柡蛥^(qū)域工作。在飽和區(qū),柵源電容 CGS 可以使用以下公式計(jì)算:
在飽和區(qū),我們電路中的最高電容是 CGS。晶體管柵極的輸入電容等于Cin=CGS,并且工作在飽和區(qū),該值可以使用公式(1)計(jì)算。與柵漏電容 CGD 相比,CGS 具有更高的值,后者等于 WCov。
該電路圖顯示了類似于 MOSFET 小信號(hào)模型中所示的高頻小信號(hào)模型。該模型在高頻時(shí)變得有點(diǎn)復(fù)雜。
由于襯底的影響,該電路具有 GmbVbs。但是,Gmb <<gm;因此有時(shí)會(huì)被忽略。在高頻模型中,電容占主導(dǎo)地位。考慮的兩個(gè)重要電容是 c<="" span="">GS?和 CGD。
寄生電容限制了我們電路的速度。改變晶體管尺寸會(huì)影響速度。因此,在做出設(shè)計(jì)選擇時(shí),電路設(shè)計(jì)人員必須考慮所做的選擇如何影響電路的速度。MOS 晶體管的速度由單位增益頻率 fT?測量。如電路圖所示,fT?是當(dāng)進(jìn)入柵極 iin?的電流等于流過通道 iout?的電流時(shí)。我們也可以說 fT 是當(dāng)前增益變?yōu)?1 的頻率。
從上面的等式可以看出,fT 取決于 gm 和 CGS。如果有高跨導(dǎo)(gm),就會(huì)有一個(gè)高速晶體管。要獲得高 gm,應(yīng)根據(jù)等式增加電流:
所以權(quán)衡是;如果我們有大電流,那么就會(huì)有大功率。根據(jù)等式 (1) 的另一個(gè)權(quán)衡是 CGS 必須減小,但這樣做,晶體管的尺寸也會(huì)減小。由于根據(jù)等式(1)的 CGS 取決于 W/L。
晶體管的尺寸控制電容 CGS。因此,小尺寸晶體管必須以高功率運(yùn)行;然而,小尺寸晶體管將導(dǎo)致弱反型區(qū)而不是飽和區(qū)。因此,有效的電路設(shè)計(jì)人員需要通過了解選擇來做出良好的權(quán)衡。
要擁有高速晶體管,就必須增加功率。正如我們可以看到低頻的 fT,電流增益很高,但頻率增加它會(huì)下降,達(dá)到 fT 到 1。fT 影響增益。從小信號(hào)模型分析可知,gain=gm(RL||r0) 為直流增益,處于低頻。該模型適用于低頻,不考慮寄生電容。在高頻模型中,如果我們計(jì)算增益,方程中有電容。通過增加頻率,增益會(huì)降低,直到達(dá)到 1。因此設(shè)計(jì)人員必須通過增加功率和調(diào)整晶體管的尺寸來選擇晶體管的增益不會(huì)很低的區(qū)域。