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摘要
本文將介紹低功耗系統(tǒng)在降低功耗的同時(shí)保持精度所涉及的時(shí)序因素和解決方案，以滿足測量和監(jiān)控應(yīng)用的要求。文中分析了模擬前端時(shí)序、ADC時(shí)序和數(shù)字接口時(shí)序，并給出了分析控制評(píng)估(ACE)時(shí)序工具的示例，這些工具旨在幫助系統(tǒng)設(shè)計(jì)人員和軟件工程師可視化對(duì)測量時(shí)序的影響或設(shè)置。上篇概述了兩種主要類型的ADC，主要關(guān)注Σ-Δ架構(gòu)。下篇將介紹與SAR ADC架構(gòu)相關(guān)的考慮因素。
引言
“時(shí)間至關(guān)重要”的俗語可以應(yīng)用于任何領(lǐng)域，但當(dāng)應(yīng)用于現(xiàn)實(shí)世界信號(hào)的采樣時(shí)，卻是工程學(xué)科的支柱。當(dāng)嘗試降低功耗、實(shí)現(xiàn)時(shí)序目標(biāo)并滿足性能要求時(shí)，必須考慮測量信號(hào)鏈選擇何種ADC架構(gòu)類型：Σ-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構(gòu)，系統(tǒng)設(shè)計(jì)人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時(shí)，設(shè)計(jì)人員需要考慮其低功耗精密信號(hào)鏈的最重要時(shí)序因素。
圖1.信號(hào)鏈時(shí)序考量
需要高速度：低功耗信號(hào)鏈選擇SAR型還是Σ-Δ型？
下面將重點(diǎn)關(guān)注測量帶寬低于10kHz的精密低功耗測量和信號(hào)（例如溫度、壓力和流量）（更多信息參見精密低功耗），不過本文涉及的很多主題也可應(yīng)用于帶寬更寬的測量系統(tǒng)。
過去，當(dāng)探索低功耗系統(tǒng)時(shí)，設(shè)計(jì)人員會(huì)選擇Σ-Δ ADC來實(shí)現(xiàn)對(duì)緩慢移動(dòng)信號(hào)的較高精度測量。SAR被認(rèn)為更適用于需要轉(zhuǎn)換較多通道的高速測量，但新型SAR（如AD4630-24）正在進(jìn)入傳統(tǒng)上使用Σ-Δ ADC的高精度領(lǐng)域，因此以上說法并不是硬性規(guī)定。關(guān)于ADC架構(gòu)的實(shí)際例子，看兩款低功耗產(chǎn)品并考慮與ADC信號(hào)鏈架構(gòu)相關(guān)的時(shí)序：AD4130-8 Σ-Δ ADC和AD4696 SAR ADC，如表1所示。
表1.超低功耗ADC
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采樣頻率抑或輸出數(shù)據(jù)速率？
SAR轉(zhuǎn)換器對(duì)輸入進(jìn)行采樣，在已知時(shí)間點(diǎn)捕獲信號(hào)電平。初始采樣（和保持）階段之后是轉(zhuǎn)換階段。獲取結(jié)果所需的時(shí)間很大程度上取決于采樣頻率。
Σ-Δ轉(zhuǎn)換器以調(diào)制器頻率進(jìn)行采樣。調(diào)制器會(huì)過采樣，采樣速率遠(yuǎn)高于輸入信號(hào)的奈奎斯特頻率。額外的頻率跨度使得噪聲可以被轉(zhuǎn)移到更高頻率。然后，ADC對(duì)調(diào)制器輸出使用一種稱為“抽取”的處理，通過降低采樣速率來換取更高的精度。它是通過數(shù)字低通濾波器完成的，相當(dāng)于時(shí)域中的平均操作。
不同技術(shù)獲取轉(zhuǎn)換結(jié)果的方式有所不同，SAR產(chǎn)品文檔使用的概念是采樣頻率(fSAMPLE)，而Σ-Δ產(chǎn)品的數(shù)據(jù)手冊(cè)使用輸出數(shù)據(jù)速率(ODR)。當(dāng)相對(duì)于時(shí)間詳細(xì)討論這些架構(gòu)時(shí)，會(huì)引導(dǎo)讀者區(qū)分二者。
圖2.SAR (?SAMPLE)與Σ-Δ (ODR)的比較
對(duì)于在多個(gè)通道上執(zhí)行一次轉(zhuǎn)換的多路復(fù)用ADC，在所有通道上執(zhí)行轉(zhuǎn)換所需的時(shí)間（包括建立時(shí)間等）稱為吞吐速率。
信號(hào)鏈的第一個(gè)時(shí)序考慮因素是偏置/激勵(lì)傳感器和信號(hào)鏈上電所需的時(shí)間。電壓和電流源需要開啟，傳感器需要偏置，啟動(dòng)時(shí)間規(guī)格需要考慮。例如，對(duì)于基準(zhǔn)電壓引腳上的特定負(fù)載電容，AD4130-8片內(nèi)基準(zhǔn)電壓源的開啟建立時(shí)間為280μs。片內(nèi)偏置電壓（可用于激勵(lì)傳感器）具有每nF 3.7μs的啟動(dòng)時(shí)間，但這取決于連接到模擬輸入引腳的電容量。
在研究了信號(hào)鏈中的上電時(shí)間之后，需要了解與ADC架構(gòu)相關(guān)的時(shí)序考量。在本文的下一部分，首先將重點(diǎn)介紹超低功耗應(yīng)用中以Σ-Δ ADC為核心的測量信號(hào)鏈，以及與此類ADC相關(guān)的重要時(shí)序考慮因素。SAR和Σ-Δ信號(hào)鏈在影響時(shí)序的方面有一些重疊，例如運(yùn)用技術(shù)以使微控制器交互時(shí)間最小化，從而實(shí)現(xiàn)系統(tǒng)級(jí)功耗改進(jìn)。這些將在后續(xù)討論SAR ADC信號(hào)鏈時(shí)突出說明。
使用Σ-Δ ADC時(shí)的信號(hào)鏈時(shí)序考量
如果選擇的ADC是Σ-Δ型而非SAR型，則需要考慮一組特定的時(shí)序因素。查看信號(hào)鏈時(shí)，需要探索的主要方面是模擬前端時(shí)序、ADC時(shí)序和數(shù)字接口時(shí)序，如圖1所示。
模擬前端時(shí)序考量
下面將分別探討這三個(gè)模塊，從模擬前端(AFE)開始。AFE可能因設(shè)計(jì)類型而異，但有一些共同方面適用于大多數(shù)電路。
圖3.AFE Σ-Δ時(shí)序考量
AD4130-8是精密低功耗信號(hào)鏈產(chǎn)品組的一部分，經(jīng)過專門設(shè)計(jì)，具有豐富的特性組合，可在降低功耗的同時(shí)實(shí)現(xiàn)高性能。其中一些特性包括片上FIFO、智能通道時(shí)序控制器和占空比控制。
AD4130-8是ADI公司的超低功耗Σ-Δ ADC?？紤]其片內(nèi)包含許多關(guān)鍵信號(hào)鏈構(gòu)建模塊，例如片內(nèi)基準(zhǔn)電壓源、可編程增益放大器(PGA)、多路復(fù)用器、傳感器激勵(lì)電流或傳感器偏置電壓等，超低電流令人印象深刻。
此器件的AFE包括一個(gè)片內(nèi)PGA，其使模擬輸入電流最小化，從而無需外部放大器來驅(qū)動(dòng)輸入。過采樣之后的數(shù)字濾波器確保帶寬主要由數(shù)字濾波器控制。AD4130-8提供多個(gè)片內(nèi)sinc3和sinc4濾波器，另外還有用于抑制50Hz和60Hz噪聲的濾波器。sinc3和sinc4數(shù)字濾波器需要外部抗混疊濾波器作為補(bǔ)充。該抗混疊濾波器的作用是限制輸入信號(hào)的帶寬量。這是為了確保噪聲（例如變化率為調(diào)制器頻率fMOD的噪聲）不會(huì)混疊到通帶和轉(zhuǎn)換結(jié)果中。
圖4.AD4130 Σ-Δ簡化系統(tǒng)模塊
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圖5.外部和內(nèi)部組合濾波的仿真
抗混疊濾波器
可以使用更高階的抗混疊濾波器，但通常使用一階、單極點(diǎn)、低通濾波器來滿足要求。濾波器基于對(duì)目標(biāo)信號(hào)的采樣進(jìn)行設(shè)計(jì)，式1決定濾波器的3dB帶寬：
選擇電容值和電阻值時(shí)，較高電阻值更可取，但可能會(huì)增加噪聲，而較低電容值存在一個(gè)限值，達(dá)到該限值之后，引腳電容與外部電容之比就變成相關(guān)因素。
根據(jù)此電容上可以看到的最大電壓階躍確定電路充電所需的時(shí)間非常重要。
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圖6.一階低通抗混疊濾波器
電容上的電壓將隨時(shí)間變化，變化率為
VC = 某個(gè)時(shí)間點(diǎn)電容兩端的電壓
VS = 施加的電源電壓
t = 時(shí)間
圖7.響應(yīng)1 V滿量程階躍變化的一階低通濾波器建立時(shí)間
上電時(shí)，階躍大小VS可能等于ADC的整個(gè)輸入電壓范圍（±VREF/增益）。
圖7顯示，經(jīng)過4個(gè)時(shí)間常數(shù)( = R × C)后，信號(hào)已達(dá)到0.98 × VS。所需的時(shí)間常數(shù)數(shù)目可通過計(jì)算階躍大小VS之比的自然對(duì)數(shù)來獲得。
NT為需要等待的時(shí)間常數(shù)數(shù)目，在此時(shí)間內(nèi)輸入建立至ADC輸入電壓范圍的1LSB的一半(VHALF_LSB)以內(nèi)。上式中的VHALF_LSB可以根據(jù)需要的電壓精度代入適當(dāng)?shù)臄?shù)值。如果系統(tǒng)設(shè)計(jì)人員希望分辨率在半個(gè)LSB內(nèi)，則對(duì)于具有N位分辨率且內(nèi)部PGA增益為1的雙極性輸入ADC，這將是：
得到實(shí)際輸入電壓所需的時(shí)間tACQ等于時(shí)間常數(shù)數(shù)目乘以τ，τ等于RC：
傳統(tǒng)上，當(dāng)在多路復(fù)用ADC的通道之間切換時(shí)，通道之間的大電壓擺幅（一個(gè)通道處于負(fù)滿量程，下一個(gè)通道處于正滿量程）將需要類似的計(jì)算。AD4130-8解決此問題的辦法是實(shí)現(xiàn)一個(gè)低功耗片內(nèi)預(yù)充電緩沖器，該緩沖器在切換通道時(shí)開啟。這就確保了在最快數(shù)據(jù)速率時(shí)，切換通道后的第一次轉(zhuǎn)換將能正確進(jìn)行。該器件還有一個(gè)片內(nèi)PGA，其目的是實(shí)現(xiàn)完整的共模輸入范圍，這就為系統(tǒng)設(shè)計(jì)人員提供了更大的裕量，以應(yīng)對(duì)變化范圍更寬的共模電壓。這對(duì)于測量信號(hào)很有用，但在最壞情況下，一個(gè)通道可能處于負(fù)滿量程，而下一個(gè)通道可能處于正滿量程。
示例：模擬前端低通濾波器
圖8中的示例顯示了一個(gè)惠斯通電橋傳感器，其–3dB濾波適用于16kHz以下的24位ADC。
圖8.帶低通濾波器的隔離式AD4130-8電路
R = 1kΩ，C = 0.01μF，VREF = 2.5V，PGA增益設(shè)置為1：
圖8中的單端濾波器顯示主傳感器R = 1kΩ且C = 0.01μF：
圖8中的差分信號(hào)濾波器顯示主傳感器R = 1kΩ且C = 0.1μF。有關(guān)公式的更多信息，請(qǐng)參閱MT-070：
差分傳感器時(shí)間常數(shù)在單端值中占主導(dǎo)地位，因此它將決定整個(gè)系統(tǒng)的計(jì)算：
這是上電時(shí)系統(tǒng)設(shè)計(jì)人員需要為濾波器留出的時(shí)間，以便其先在外部建立，再收集樣本。這可以在數(shù)字域中通過丟棄樣本來完成，或者可以延遲采樣時(shí)刻以顧及充電。
設(shè)計(jì)濾波器時(shí)，電阻和電容值可能與前面顯示的不同。系統(tǒng)設(shè)計(jì)人員可以使用LTspice?將濾波器與AD4130-8一起建模。LTspice還可用于對(duì)系統(tǒng)或信號(hào)鏈進(jìn)行建模，如圖9所示：通過改變R2來模擬RTD行為。
圖9.LTspice中的RTD (R2)電路仿真
ADC時(shí)序考慮因素
回想一下輸出數(shù)據(jù)速率與Σ-Δ ADC時(shí)序的關(guān)系，現(xiàn)在探討與此類ADC相關(guān)的內(nèi)部時(shí)序。
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圖10.Σ-Δ ADC時(shí)序考慮因素
此類轉(zhuǎn)換器使用低分辨率（1位）ADC以高采樣速率將模擬信號(hào)數(shù)字化。將過采樣技術(shù)與噪聲整形和數(shù)字濾波結(jié)合使用，可以提高有效分辨率。
通過SPI接口寫入數(shù)字寄存器，用戶可以控制AD4130-8的過采樣和抽取率。調(diào)制器采樣速率(fMOD)是固定的。FS值實(shí)質(zhì)上改變了數(shù)字濾波器得出結(jié)果所使用的樣本數(shù)（對(duì)于AD4130-8，增量為16）。改變FS字會(huì)改變每個(gè)ADC結(jié)果的過采樣調(diào)制時(shí)鐘周期數(shù)。
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圖11.抽取
抽取會(huì)降低ADC輸出的有效采樣速率，從而實(shí)現(xiàn)更高的精度。抽取可以被視為一種去除過采樣過程引入的冗余信號(hào)信息的方法。使用的抽取越多（數(shù)字濾波器計(jì)算中包含的樣本越多），所述數(shù)字濾波器實(shí)現(xiàn)的精度越高，但輸出數(shù)據(jù)速率會(huì)越慢。
其中：
fADC為輸出數(shù)據(jù)速率
fMOD為主時(shí)鐘頻率
FS為用于控制抽取率的乘數(shù)
濾波器延遲
當(dāng)使能多個(gè)通道時(shí)，數(shù)據(jù)手冊(cè)中的輸出數(shù)據(jù)速率或ODR (fADC)與數(shù)據(jù)吞吐速率之間的聯(lián)系更加復(fù)雜。這是因?yàn)榍袚Q通道時(shí)數(shù)字濾波器存在延遲。數(shù)字濾波器建立所需的時(shí)間取決于sinc濾波器類型。圖12顯示，sinc3濾波器的第一次轉(zhuǎn)換需要三個(gè)轉(zhuǎn)換周期，直至達(dá)到模擬輸入的數(shù)字等效值。sinc4濾波器的第一次轉(zhuǎn)換需要四個(gè)轉(zhuǎn)換周期。tSETTLE是考慮多路復(fù)用器切換的用戶可編程建立時(shí)間。濾波器階數(shù)越高，噪聲越低，但缺點(diǎn)是濾波器建立所需的轉(zhuǎn)換周期數(shù)會(huì)越多。
圖12.濾波器延遲
數(shù)字接口時(shí)序考量
為了幫助理解AD4130等Σ-Δ ADC的數(shù)字接口時(shí)序，ADI軟件工具ACE提供了一個(gè)模型。時(shí)序工具是ACE軟件中集成的多個(gè)軟件工具的一部分，可以通過時(shí)序控制器時(shí)序圖和FIFO時(shí)序圖來幫助理解這些配置。
圖13.AFE Σ-Δ數(shù)字接口時(shí)序考慮因素
AD4130-8時(shí)序控制器允許不同的輸入通道具有不同的數(shù)字濾波器和建立配置以及時(shí)序。時(shí)序工具簡化了數(shù)據(jù)何時(shí)可以讀取的計(jì)算過程。
當(dāng)使能多個(gè)通道時(shí)，用戶不應(yīng)錯(cuò)誤地讀取已建立的通道ODR并除以使能的通道數(shù)來計(jì)算吞吐速率，因?yàn)檫@沒有考慮數(shù)字濾波器延遲。計(jì)算吞吐速率（有效ODR與數(shù)據(jù)手冊(cè)O(shè)DR）時(shí)，應(yīng)考慮濾波器延遲。當(dāng)使能多個(gè)通道時(shí)，需要計(jì)算初始建立時(shí)間(tSETTLE)以及內(nèi)部轉(zhuǎn)換周期數(shù)(t1st_CONV_IDEAL)，如圖14所示。
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圖14.包括濾波器延遲的第一次轉(zhuǎn)換的輸出數(shù)據(jù)速率
如果所有通道都具有相同的濾波器和建立配置，并且任何通道上都沒有重復(fù)轉(zhuǎn)換，則系統(tǒng)的吞吐速率為：
其中
CHs = 使能的通道數(shù)
t1ST_CNV_IDEAL = 包括濾波器延遲的轉(zhuǎn)換時(shí)間
tSETTLE = 數(shù)字控制的時(shí)序參數(shù)，可以延長，但有一個(gè)最小可編程時(shí)間以顧及多路復(fù)用器的建立
吞吐速率可以通過1CNV_ODR時(shí)間的總和來計(jì)算，該時(shí)間總和就是圖14中綠色方塊之間的時(shí)間。
示例：壓力傳感器信號(hào)鏈時(shí)序
假設(shè)要設(shè)計(jì)一個(gè)系統(tǒng)，它有多個(gè)壓力傳感器（以圖15中的壓力傳感器為代表），并伴有一個(gè)溫度傳感器：
圖15.簡化的壓力傳感器系統(tǒng)框圖
問題A：系統(tǒng)中相對(duì)于每個(gè)AD4130-8可以部署多少個(gè)壓力傳感器？
問題B：如果壓力傳感器的電壓輸出范圍為3mV/V，那么預(yù)期分辨率是多少？
問題C：如果工廠中的一條生產(chǎn)線需要至少14位的有效分辨率來滿足系統(tǒng)的動(dòng)態(tài)范圍需求，那么該系統(tǒng)由多少個(gè)稱重傳感器構(gòu)成？
A部分
第1步：選擇增益
AVDD = 1.8V。REFIN+至REFIN– = 1.8V
3mV/V稱重傳感器的1.8V激勵(lì)將導(dǎo)致每個(gè)稱重傳感器的最大輸出為5.4mV。
PGA的最大增益 = 128。
ADC輸入端的電壓為5.4mV × 128 = 0.7V，完全在1.8V范圍內(nèi)。128倍的PGA增益是要使用的正確增益。
圖16.使用時(shí)序工具計(jì)算t1CNV_ODR的總和
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圖17.FS字與增益的關(guān)系
第2步：選擇FS值
選擇sinc3濾波器和FS = 1支持的最快設(shè)置。
第3步：使用一個(gè)通道的吞吐速率來計(jì)算系統(tǒng)中的通道數(shù)
1CNV_ODR = (1/1.667ms) 600SPS.
吞吐速率 = 600SPS/Nch。
1CNV_ODR = 具有相同配置且無重復(fù)轉(zhuǎn)換的多通道系統(tǒng)中單個(gè)通道的吞吐速率。
可用60SPS的采樣速率對(duì)10個(gè)通道進(jìn)行采樣。
答案A：每個(gè)系統(tǒng)有九個(gè)稱重傳感器。
第4步：使用數(shù)據(jù)手冊(cè)的有效分辨率表格
還要注意一點(diǎn)，當(dāng)查看噪聲和有效分辨率表格時(shí)，計(jì)算須基于FS濾波器值，而不是吞吐速率。此處列出的ODR是單個(gè)已建立通道的ODR。
解讀數(shù)據(jù)手冊(cè)時(shí)，系統(tǒng)設(shè)計(jì)人員需要小心。當(dāng)使能多個(gè)通道時(shí)，吞吐速率（單位為SPS）會(huì)降低。需要注意的是，讀者可能會(huì)錯(cuò)誤地解讀數(shù)據(jù)手冊(cè)中的分辨率表格，認(rèn)為可以實(shí)現(xiàn)更高的分辨率。對(duì)于已建立通道的ODR，為了實(shí)現(xiàn)更高的精度，F(xiàn)S的變化會(huì)導(dǎo)致過采樣和抽取增加，從而減慢系統(tǒng)速度。在使能多個(gè)通道的情況下，讀取每個(gè)ADC通道的速度（SPS，即吞吐速率）下降是由于對(duì)多個(gè)通道進(jìn)行采樣所致，而不是過采樣增加所致。因此，分辨率不會(huì)增加。
圖18.分辨率與增益關(guān)系的數(shù)據(jù)手冊(cè)表格
B部分
如果查看數(shù)據(jù)手冊(cè)中的表格會(huì)看到，對(duì)于FS = 1且增益 = 128，有效分辨率為11.7位。
答案B：11.7位。
C部分
為了求解C，需要回退到A部分中的幾個(gè)步驟：
第2步：選擇FS值
這一次，根據(jù)分辨率要求選擇FS值。為了實(shí)現(xiàn)14位的有效分辨率，應(yīng)選擇FS = 3。
第3步：使用一個(gè)通道的吞吐速率來計(jì)算系統(tǒng)中的通道數(shù)
可以使用時(shí)序AFM來實(shí)現(xiàn)所需的分辨率(1/4.167μs)。
240SPS/Nch = 吞吐速率。
在該數(shù)據(jù)速率下，可以使用四個(gè)通道。
答案C：三個(gè)通道。
圖19.使用時(shí)序工具更改濾波器類型和FS值，并讀取包括濾波器延遲的第一次轉(zhuǎn)換的輸出數(shù)據(jù)速率。
占空比控制
有些系統(tǒng)的吞吐速率較低而輸出數(shù)據(jù)速率較高，例如健康監(jiān)護(hù)設(shè)備，主機(jī)控制器在大部分時(shí)間將系統(tǒng)置于待機(jī)模式，僅定期轉(zhuǎn)換。AD4130-8提供占空比控制，用戶可以連續(xù)轉(zhuǎn)換，器件以3/4或15/16的占空比進(jìn)入待機(jī)模式，以1/4或1/16的占空比進(jìn)行轉(zhuǎn)換。活動(dòng)時(shí)間和待機(jī)時(shí)間與用戶選擇的設(shè)置有關(guān)。
圖20.占空比控制
AD4130-8還有一個(gè)SYNC引腳，它允許用戶確定性地控制預(yù)選數(shù)量的通道上何時(shí)發(fā)生轉(zhuǎn)換。該器件還可以配置為在低電流待機(jī)模式下工作，啟動(dòng)轉(zhuǎn)換序列，離開低電流狀態(tài)，在多個(gè)通道上進(jìn)行轉(zhuǎn)換，當(dāng)轉(zhuǎn)換完成時(shí)返回待機(jī)模式。
示例：使能占空比控制
采用與之前的壓力傳感器信號(hào)鏈?zhǔn)纠嗤脑O(shè)置，吞吐速率 = 600SPS/Nch，使能兩個(gè)通道，ODR變?yōu)?00SPS，而在3V電源下，平均電流將為28.7μA（見圖21 ）。
圖21.使能占空比控制之前的吞吐時(shí)間和電流
使能1/16的占空比后，吞吐速率變?yōu)?4.489SPS，而該期間的平均電流變?yōu)?.088μA（40.834ms；見圖22）。
圖22.使能占空比控制之后的吞吐時(shí)間和電流
FIFO
AD4130-8包括一個(gè)片上FIFO。FIFO可以緩沖轉(zhuǎn)換結(jié)果，讓微控制器或主機(jī)控制器有機(jī)會(huì)在等待轉(zhuǎn)換時(shí)進(jìn)入低功耗狀態(tài)，從而降低系統(tǒng)功耗。這里的最大時(shí)序考量是確保主機(jī)在連續(xù)轉(zhuǎn)換的同時(shí)以足夠快的速度回讀FIFO，以避免錯(cuò)過轉(zhuǎn)換。
當(dāng)收集到指定數(shù)量的樣本（也稱為水?。r(shí)，用戶可以定期讀取FIFO。當(dāng)達(dá)到所需的樣本數(shù)量時(shí)，中斷可用，主機(jī)回讀FIFO。需要清空FIFO才能清除中斷。用戶有一個(gè)預(yù)定義的時(shí)間段來從FIFO中回讀數(shù)據(jù)。使用的SCLK頻率將決定用戶可以讀取多少數(shù)據(jù)而不會(huì)錯(cuò)過轉(zhuǎn)換。
通過ACE軟件時(shí)序工具，用戶可以在設(shè)計(jì)系統(tǒng)時(shí)改變SCLK頻率，或使用門控時(shí)鐘來通知用戶何時(shí)需要降低水印級(jí)別。例如，F(xiàn)IFO回讀。
以最大ODR為2400kSPS的連續(xù)單通道測量為例，如果水印級(jí)別設(shè)置為256，并且嘗試回讀，那么有729.2μs的時(shí)間來回讀FIFO而不會(huì)錯(cuò)過任何轉(zhuǎn)換。用戶需要回讀4112位。該工具通知用戶，為了回讀FIFO并且不錯(cuò)過轉(zhuǎn)換，主機(jī)SPI時(shí)鐘頻率須為5.64MHz。這超出了器件的最大規(guī)格5MHz，會(huì)出現(xiàn)錯(cuò)誤，用戶可以修改水印以避免背離規(guī)格。
圖23.AD4130-8 ACE軟件FIFO回讀窗口和警報(bào)
表3.Σ-Δ小結(jié)
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當(dāng)使用Σ-Δ ADC時(shí)，可以看到有很多權(quán)衡、時(shí)序因素和特性需要考慮。本文的第二部分將研究SAR ADC技術(shù)，以及影響SAR ADC系統(tǒng)中的時(shí)序的因素和特性。
