FPGA數(shù)字信號(hào)處理 通信類I/Q信號(hào)及產(chǎn)生

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大俠好，“寧夏李治廷”再一次和各位見面了，今天給各位大俠分享在FPGA數(shù)字信號(hào)處理中通信類I/Q信號(hào)及產(chǎn)生。歡迎各位大俠一起切磋交流，共同進(jìn)步。話不多說，上貨。

I/Q原理及優(yōu)勢(shì)

對(duì)于有些通信類，光通信類以及射頻方向的同學(xué)都知道在通信的信號(hào)處理中，輸入的信號(hào)需要分成兩路（I路和Q路），也被稱作為正交調(diào)制信號(hào)。通常射頻信號(hào)需要將低頻的基帶信號(hào)搬移到高頻的載波信號(hào)上進(jìn)行傳輸，傳統(tǒng)方式是通過一個(gè)乘法器，將信號(hào)和載波進(jìn)行相乘，實(shí)現(xiàn)頻譜搬移。

cos(a)*cos(b)=1/2[cos(a+b)-cos(a-b)]

但是這樣會(huì)增加兩個(gè)多余的信號(hào)頻率。信號(hào)通常來說越純凈越好，也對(duì)后續(xù)的插值，濾波，檢波起決定性的作用。而且在濾波的過程中很難濾除另外一個(gè)頻率，也徒然增加頻帶，消耗寶貴的資源。所以I/Q正交調(diào)制技術(shù)才得以在通信領(lǐng)域大展拳腳。

Cos(a-b)=cos(a)*cos(b)+sin(a)*sin(b)

并且I/Q兩路信號(hào)可以降低采樣率，方便將信號(hào)采用復(fù)數(shù)信號(hào)的形式（z=a+bi），降低每個(gè)支路的采樣率，降低對(duì)ADC的要求，節(jié)省開發(fā)和成品的成本，很好的保留原始信號(hào)的相位信息。

FPGA中利用IP核實(shí)現(xiàn)I/Q信號(hào)的產(chǎn)生

Quartus中提供了一個(gè)IP核為DDIO IP，可供采集高速ADC傳入的數(shù)據(jù)后分成I/Q兩路信號(hào)。并且通常比數(shù)據(jù)處理時(shí)采用數(shù)據(jù)截位生成I/Q兩路數(shù)據(jù)方便高效。

DDIO IP核（雙倍數(shù)據(jù)速率IO）

DDIO（Double Data Rate IO），IP核在邏輯單元（LE）中實(shí)現(xiàn)DDR寄存器，本程序中使用DDIO_IN實(shí)現(xiàn)一個(gè)DDR輸入接口，IP將在參考時(shí)鐘的上升沿和下降沿接收數(shù)據(jù)，實(shí)現(xiàn)2倍的時(shí)鐘速率將數(shù)據(jù)鎖存。

如果ADC選用的為14位，數(shù)據(jù)總線位寬選擇14bits，以及異步清零，未選擇數(shù)據(jù)使能端口，則數(shù)據(jù)的第一個(gè)bit將在輸入時(shí)鐘的下降沿被采集，反之將在上升沿被采集。

使用DDIO IP時(shí)需要注意OE信號(hào)在芯片中為低有效，但QuartusII軟件自動(dòng)在輸出前添加一個(gè)反相器實(shí)現(xiàn)OE高電平有效，有需要可將OE轉(zhuǎn)換回低電平有效。

所以使用DDIO IP是通信中比較常見的一種做法，高速且精準(zhǔn)。產(chǎn)生的I/Q兩路信號(hào)可以直接傳輸數(shù)字下變頻（DDC）模塊中進(jìn)行處理，方便快捷。

大俠天賦異稟，本次交流到此結(jié)束，點(diǎn)到為止，有緣再見，告辭。