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晶振有兩個(gè)比較重要的參數(shù)，頻偏和溫偏，單位都是 PPM，通俗說(shuō)，晶振的標(biāo)稱頻率不是一直穩(wěn)定的，某些環(huán)境下晶振頻率會(huì)有誤差，誤差越大，電路穩(wěn)定性越差，甚至電路無(wú)法正常工作。
所以在 PCB 設(shè)計(jì)時(shí)，晶振的 layout 顯得尤其的重要，有如下幾點(diǎn)需要注意。
兩個(gè)匹配電容盡量靠近晶振擺放。
晶振由石英晶體構(gòu)成，容易受外力撞擊或跌落的影響，所以在布局時(shí)，最好不要放在 PCB 邊緣，盡量靠近芯片擺放。
晶振的走線需要用 GND 保護(hù)好，并且遠(yuǎn)離敏感信號(hào)如 RF、CLK 信號(hào)以及高速信號(hào)。
在一些晶振的 PCB 設(shè)計(jì)中，相鄰層挖空（凈空）或者同一層和相鄰層均凈空處理，第三層需要有完整的地平面，這么做的原因是維持負(fù)載電容的恒定。
晶振負(fù)載電容的計(jì)算公式是：
CL=C1*C2/(C1+C2)+Cic+Cp
Cic 為集成電路內(nèi)部電容，Cp 為 PCB 板的寄生電容，寄生電容過(guò)大，將會(huì)導(dǎo)致負(fù)載電容偏大，從而引起晶振頻偏，這個(gè)時(shí)候減小匹配電容 C1 和 C2 可能會(huì)有所改善，但這也是治標(biāo)不治本的措施。
晶振相鄰層挖空是如何控制寄生電容 Cp 的呢？
電容的物理公式是：C=εS/4πKd，即晶振焊盤與鄰近地平面之間的面積 S 和距離 d 均會(huì)影響寄生電容大小，因?yàn)槊娣e S 是不變的，所以影響寄生電容的因素只剩下距離 d，通過(guò)挖空晶振同一層的地和相鄰層的地，可以增大晶振焊盤與地平面之間的距離，來(lái)達(dá)到減小寄生電容的效果。
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電容容值和物理量之間的關(guān)系
簡(jiǎn)單畫了一個(gè)圖示，如下一個(gè) 4 層板，晶振放在 Top 層，將 Top 層和相鄰層凈空之后，晶振相對(duì)于地平面（L3），相比較沒(méi)有凈空之前，這個(gè)距離 d 是增大的，即寄生電容會(huì)減小。
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晶振的 L1 和 L2 層均凈空處理
晶振的擺放需要遠(yuǎn)離熱源，因?yàn)楦邷匾矔?huì)影響晶振頻偏。
我們知道晶振附近相鄰地挖空處理，一方面是為了維持負(fù)載電容恒定，另一方面很大原因是隔絕熱傳導(dǎo)，避免周圍的 PMIC 或者其他發(fā)熱體的熱透過(guò)銅皮傳導(dǎo)到晶振，導(dǎo)致頻偏，故意凈空不鋪銅，以隔絕熱的傳遞。
為什么溫度會(huì)影響晶振頻率呢？
當(dāng)晶振加熱或者降低到某個(gè)溫度后再降到常溫，與最初在常溫下測(cè)試通常情況下會(huì)有一定變化，這是因?yàn)榫w的熱滯后現(xiàn)象，帶溫度補(bǔ)償?shù)?TCXO 相對(duì)來(lái)說(shuō)精度會(huì)好不少，可以有效解決晶體溫漂，但一般 TCXO 都是 M 以上級(jí)別較多，KHz 的很少，受限于生產(chǎn)工藝。
今天的文章內(nèi)容到這里就結(jié)束了，希望對(duì)你有幫助，我們下一期見(jiàn)。
