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初級

神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)(十七)

2019/11/28
1400
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閱讀需 8 分鐘
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該課程“神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)”為系列課程,分為2部分,19個(gè)課時(shí),特惠399元(原價(jià):¥735)。


本課程以底層硬件為切入點(diǎn)進(jìn)行神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì),與高層次綜合工具直接生成電路的方式不同,此課程是以主流、傳統(tǒng)的方式進(jìn)行芯片設(shè)計(jì),因此更加關(guān)注于電路底層的細(xì)節(jié)(如每一個(gè)模塊的功能、工作模式、效率、資源消耗等)。本課程將分為兩個(gè)主要部分:SOC芯片設(shè)計(jì)基礎(chǔ)與神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì),第二部分的課程依賴于第一部分的SOC設(shè)計(jì)基礎(chǔ)。

第一部分以數(shù)字電路與硬件描述語言為出發(fā)點(diǎn),講述正確的模塊設(shè)計(jì)方法、Verilog代碼編寫思路、模塊間常用的通信模式以及“AXI4”總線協(xié)議,同時(shí)會(huì)對AXI4總線的開發(fā)、仿真、調(diào)試進(jìn)行深入剖析,并以此為基礎(chǔ)在FPGA開發(fā)板上完成SOC芯片設(shè)計(jì)。

第二部分從通用卷積神經(jīng)網(wǎng)絡(luò)對加速器的功能需求為出發(fā)點(diǎn),定義了加速器所需支持的功能,劃分加速器的功能模塊。本課程將著眼于整個(gè)神經(jīng)網(wǎng)絡(luò)中運(yùn)算量最大的功能——卷積運(yùn)算,對卷積運(yùn)算通路進(jìn)行架構(gòu)建模與分析,并進(jìn)行模塊的設(shè)計(jì)與驗(yàn)證工作。在FPGA上完成基本的功能驗(yàn)證后,會(huì)對硬件的性能進(jìn)行測量與評估,進(jìn)行性能評估時(shí)所使用的網(wǎng)絡(luò)是VGG16。


金牌講師:

蔡宇杰.png

蔡宇杰

多次參加電子設(shè)計(jì)競賽、數(shù)學(xué)建模競賽并獲國家級獎(jiǎng)項(xiàng),以綜合成績100.72分從西安電子科技大學(xué)保送復(fù)旦大學(xué)微電子學(xué)院讀研。在復(fù)旦期間榮獲“華為企業(yè)獎(jiǎng)學(xué)金”與全國研究生創(chuàng)“芯”大賽獲得一等獎(jiǎng),同時(shí)有著豐富的實(shí)習(xí)經(jīng)歷?,F(xiàn)已拿到大疆、華為等多家名企offer。

他的其它暢銷課程:

  1. 【免費(fèi)試用】基于PYNQ平臺——快速入門神經(jīng)網(wǎng)絡(luò)的建模與硬件加速
  2. AI課程精品套餐|神經(jīng)網(wǎng)絡(luò)的快速搭建訓(xùn)練到FPGA實(shí)現(xiàn)

課程特色:

網(wǎng)絡(luò)上Verilog語法教程很多,但使用Verilog進(jìn)行復(fù)雜模塊設(shè)計(jì)、仿真方案、上板測試并且調(diào)試的教程卻很稀少,通過HLS工具生成電路,你無法學(xué)習(xí)芯片電路底層知識,更難談起“從底層對硬件進(jìn)行優(yōu)化”,可能連“工具產(chǎn)生的電路的瓶頸在哪、這個(gè)瓶頸如何導(dǎo)致、能否解決”都意識不到。對做實(shí)際工程、就業(yè)很不好,本課程將從硬件底層出發(fā),你會(huì)對整個(gè)系統(tǒng)的工作模式、瓶頸、資源消耗等了如指掌。

本期課程內(nèi)容:

基于緩存結(jié)構(gòu)的卷積運(yùn)算電路模塊實(shí)現(xiàn)(一)

適宜人群:

  • 想學(xué)習(xí)數(shù)字芯片設(shè)計(jì)、FPGA開發(fā);
  • 對數(shù)字電路設(shè)計(jì)有一定基礎(chǔ)、想對硬件電路底層進(jìn)行更加深入的學(xué)習(xí)的同學(xué)。

通過本系列課的學(xué)習(xí),你將收獲:

  • 數(shù)字電路的基本設(shè)計(jì)方法
  • AXI4總線協(xié)議的開發(fā)、仿真與板級調(diào)試的方法
  • SOC芯片的開發(fā)與板級調(diào)試的方法
  • 從功能到架構(gòu)的芯片設(shè)計(jì)方法
  • 從“零”開始的人工智能嵌入式芯片的設(shè)計(jì)經(jīng)驗(yàn)

本系列課程目錄:

本課程為系列課程,分為2部分,15個(gè)課時(shí)

第一節(jié):Verilog基礎(chǔ)

第二節(jié):Block RAM(一)

第三節(jié):Block RAM(二)

第四節(jié):AXI4-lite協(xié)議解讀,IP封裝與總線掛載

第五節(jié):AXI4-lite總線(一)

第六節(jié):AXI4-lite總線(二)

第七節(jié):AXI4-HP總線(一)

第八節(jié):AXI4-HP總線(二)

第九節(jié):DMA的工作原理與基于AXI-HP總線的DMA模塊設(shè)計(jì)

第十節(jié):加速器中的訪存模塊與內(nèi)部總線原理(上)

第十一節(jié):加速器中的訪存模塊與內(nèi)部總線的原理與實(shí)踐(下)

第十二節(jié):特征的內(nèi)存映射方式、通用池化運(yùn)算單元的功能需求與架構(gòu)設(shè)計(jì)

第十三節(jié):通用池化運(yùn)算單元架構(gòu)設(shè)計(jì)與工程實(shí)現(xiàn)

第十四節(jié):定點(diǎn)數(shù)運(yùn)算與權(quán)重在內(nèi)存中的排布方式

第十五節(jié):卷積運(yùn)算的循環(huán)順序修改與乘加器陣列映射

第十六節(jié):基于權(quán)重復(fù)用的乘加器優(yōu)化與卷積運(yùn)算電路的架構(gòu)設(shè)計(jì)

第十七節(jié):基于緩存結(jié)構(gòu)的卷積運(yùn)算電路模塊實(shí)現(xiàn)(一)

第十八節(jié):基于緩存結(jié)構(gòu)的卷積運(yùn)算電路模塊實(shí)現(xiàn)(二)

第十九節(jié):FPGA上板演示,Roofline模型與能效評估


工具列表:

vivado,vivado SDK

可適用板卡:

本課程適用于PYNQ,ZYBO以及所有帶ARM硬核的FPGA開發(fā)板,若你有一定軟核使用經(jīng)驗(yàn),也可使用純邏輯開發(fā)板。

Zybo/Pynq開發(fā)板介紹

Zybo開發(fā)板.pngZybo是一款功能強(qiáng)大豐富,開箱即用型的Xilinx Zynq-7000 APSoC 軟硬協(xié)同嵌入式開發(fā)板。Zynq系列芯片基于Xilinx全可編程片上系統(tǒng)架構(gòu)(AP SoC),將雙核Cortex-A9 ARM處理器與Xilinx 7系列FPGA緊密集成在同一芯片上。Zybo Z7板上搭載有豐富的多媒體接口和連接外設(shè),在其本身就是一臺功能強(qiáng)勁的單板計(jì)算機(jī)的基礎(chǔ)上,進(jìn)一步添加了FPGA功能,令其擁有無可比擬的開發(fā)靈活性與強(qiáng)大性能。Zybo Z7所集成的視頻處理功能集,包括一個(gè)兼容MIPI CSI-2的Pcam(攝像頭模塊)接口,HDMI輸入,HDMI輸出和高帶寬DDR3L,使之成為時(shí)下“嵌入式視覺”這一Xilinx FPGA最為熱門的應(yīng)用領(lǐng)域的一大高性價(jià)比解決方案。除此之外,Zybo Z7豐富的Pmod接口讓用戶能夠十分輕松地進(jìn)一步實(shí)現(xiàn)硬件功能的外設(shè)擴(kuò)展,可搭配70多種Digilent專利的Pmod積木式傳感模塊使用。

PYNQ.jpg

Pynq-Z2是一款功能強(qiáng)大豐富,開箱即用型的Xilinx Zynq-7000 軟硬協(xié)同嵌入式開發(fā)板。Zynq系列芯片基于Xilinx全可編程片上系統(tǒng)架構(gòu)(AP SoC),將雙核Cortex-A9 ARM處理器與Xilinx 7系列FPGA緊密集成在同一芯片上。板上搭載有豐富的多媒體接口和連接外設(shè),在其本身就是一臺功能強(qiáng)勁的單板計(jì)算機(jī)的基礎(chǔ)上,進(jìn)一步添加了FPGA功能,令其擁有無可比擬的開發(fā)靈活性與強(qiáng)大性能。此外,還支持Xilinx推出的開源框架PYNQ,支持使用Python進(jìn)行應(yīng)用層的開發(fā)與調(diào)用底層FPGA硬件加速,旨在使基于Zynq架構(gòu)上的嵌入式開發(fā)更加簡單易上手。使用Python編程語言以及豐富的第三方擴(kuò)展包,開發(fā)者可以充分利用Zynq架構(gòu)中的可編程邏輯器件微處理器的優(yōu)勢,創(chuàng)造出更多好玩有意思的嵌入式系統(tǒng)項(xiàng)目。


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