2002
大家好我是IC修正院的學(xué)員小H，很高興和大家分享我的經(jīng)驗(yàn)和未來的期望。
畢業(yè)之后意外從事DFT工程師工作
我2019年畢業(yè)于西安工業(yè)大學(xué)，專業(yè)是計(jì)算機(jī)科學(xué)與技術(shù)。
和很多同學(xué)一樣，畢業(yè)的時(shí)候非常迷茫，不知道做些什么。同班同學(xué)大多都從事了對(duì)口的軟件開發(fā)行業(yè)，但我確實(shí)不想從事軟件行業(yè)，一方面是我不太喜歡，另一方面是因?yàn)橹心晡C(jī)。
我也逐漸摸索出來了自己的偏好，就是對(duì)底層數(shù)字邏輯非常感興趣。于是在大學(xué)老師的推薦下，我進(jìn)入了一個(gè)全新的領(lǐng)域——IC。
當(dāng)時(shí)的我只有些數(shù)字電路和verilog基礎(chǔ)，面試上了我第一家公司，工作內(nèi)容是給synopsys做DFT外協(xié)服務(wù)的。剛開始接觸什么是boundary scan，后來接觸mbist，最后接觸了scan和ddr/pcie phy的驗(yàn)證。
打個(gè)小插曲，一開始我理解和掌握的很慢差點(diǎn)被老板淘汰了。還是很幸運(yùn)，老板能容忍我從近乎0基礎(chǔ)開始學(xué)習(xí)、上手。
工作4年后，我的目標(biāo)是成為IC全棧工程師
DFT是什么，Design For Test的全稱，就是在芯片生產(chǎn)過程中挑出制作缺陷，淘汰掉廢片。它的設(shè)計(jì)幾乎貫穿了整個(gè)芯片的生產(chǎn)和制作周期。
一方面和前端內(nèi)容有關(guān)，因?yàn)樗矊儆谠O(shè)計(jì)領(lǐng)域，只是測(cè)試邏輯的設(shè)計(jì)。
一方面和后端內(nèi)容有關(guān)，因?yàn)槲覀冎繢FT有一個(gè)重頭戲就是做scan，掃描鏈的插入。這是很需要后端時(shí)序分析基礎(chǔ)的。另外DFT memory怎么分組都要具體看后端floor plan的影響。
最后一方面和ATE機(jī)臺(tái)相關(guān)，我們知道芯片在制造出來后都要上ATE機(jī)臺(tái)進(jìn)行測(cè)試。DFT產(chǎn)生的patterns都需要轉(zhuǎn)換成ATE 能識(shí)別的語言才可以進(jìn)行上機(jī)測(cè)試。
如上所述，DFT是一個(gè)需要很多方面的知識(shí)做鋪墊才可以成為行業(yè)專家的。
雖然我只是個(gè)普通本科生，但這仍然阻止不了我想成為行業(yè)專家的夢(mèng)想。目前我在工作中只是學(xué)習(xí)到了DFT基礎(chǔ)知識(shí)，所以我希望多多擴(kuò)展其他崗位方向的知識(shí)。
投資學(xué)習(xí)，絕對(duì)沒有錯(cuò)誤
為了逐漸把自己培養(yǎng)成“全棧型”IC工程師，我開始向IC DFT相關(guān)的緊密聯(lián)系的崗位進(jìn)行投資學(xué)習(xí)，于是我選擇了IC修真院。
我沒有像其他學(xué)員一樣只報(bào)了1個(gè)班，我一口氣報(bào)了5個(gè)班，分別是IC前端設(shè)計(jì)，IC功能驗(yàn)證，IC模擬設(shè)計(jì)，IC后端實(shí)現(xiàn)，ATE機(jī)臺(tái)測(cè)試。
投資了許多錢，目的就是全方位擴(kuò)充IC有關(guān)的知識(shí)。
我雖然做的是DFT工程師，但是很多知識(shí)是相互關(guān)聯(lián)的。在IC新人階段可以只懂本崗位的知識(shí)，但是隨著工作內(nèi)容的深入，發(fā)現(xiàn)知識(shí)都是緊密結(jié)合的。相信我，這樣的投資將來肯定會(huì)有不少的回報(bào)。
人畢竟精力有限，不求每個(gè)知識(shí)都掌握很深入，但是都需要涉及和了解。然后挑個(gè)主攻方向深入學(xué)習(xí)。
學(xué)習(xí)IC前端設(shè)計(jì)課程，成功加入公司IC前端設(shè)計(jì)組
因?yàn)槲以谏弦患夜境粤瞬欢O(shè)計(jì)的虧，很多芯片架構(gòu)和協(xié)議不理解，導(dǎo)致DFT沒有辦法做的很好，所以我主動(dòng)提出離職來到了現(xiàn)在的公司。
這家公司DFT做的很標(biāo)準(zhǔn)，沒有太大的難度，所以工作之余有大量的時(shí)間可以學(xué)習(xí)。我就開始了IC修正院的前端設(shè)計(jì)課程的學(xué)習(xí)。
從最簡(jiǎn)單的數(shù)字電路開始，到verilog基礎(chǔ)語法在到簡(jiǎn)單的片內(nèi)外協(xié)議和復(fù)雜的soc系統(tǒng)設(shè)計(jì)。有一說一，老師教學(xué)真的很有水平，一下子讓我這個(gè)從來沒有寫過verilog的人深深的對(duì)verilog編程有了自驅(qū)動(dòng)力。
這里說一個(gè)我學(xué)協(xié)議的方法，每學(xué)一個(gè)協(xié)議我都嘗試不參考老師代碼，自己練習(xí)寫verilog模塊，并自己通過簡(jiǎn)單的驗(yàn)證平臺(tái)將它驗(yàn)證通過。
開始時(shí)候，寫的非常慢不說，每次寫完使用vcs編譯會(huì)出大量的error。好不容易將error清掉，可是跑出來的波形又不對(duì)。
整個(gè)過程是很艱辛，可是人一但有興趣去做一件事，就有了強(qiáng)大的自驅(qū)力，直到把它做好。
其實(shí)我目前還沒有學(xué)完整個(gè)IC前端設(shè)計(jì)的課程，我還是向公司申請(qǐng)了在做DFT的基礎(chǔ)上再做前端設(shè)計(jì)。
幸運(yùn)的是，我成功通過了公司的前端設(shè)計(jì)人員的面試，并很榮幸加入其中，并成功漲薪5k。現(xiàn)在我身兼兩職，感覺非常充實(shí)和美好。
后續(xù)學(xué)習(xí)計(jì)劃
我打算先學(xué)習(xí)更多IC前端設(shè)計(jì)的知識(shí)，積累項(xiàng)目經(jīng)驗(yàn)。
之后會(huì)在保證現(xiàn)有工作進(jìn)度的基礎(chǔ)上，學(xué)習(xí)后端知識(shí)和ATE上機(jī)臺(tái)測(cè)試。
最后學(xué)習(xí)功能驗(yàn)證和模擬設(shè)計(jì)，融合這些知識(shí)，向“全棧IC工程師”再進(jìn)一步。
我始終相信，機(jī)會(huì)都是留給有準(zhǔn)備的人。所有激勵(lì)的話語，配上實(shí)際行動(dòng)才有意義。
