與非網(wǎng) 10 月 21 日訊,雖然臺積電、三星的 7nm 工藝已經(jīng)上馬,英特爾的 10nm 處理器也在 6 月開始出貨,但晶圓巨頭們的制程之戰(zhàn)卻越發(fā)膠著。
在日前一場技術(shù)交流活動中,三星重新修訂了未來節(jié)點工藝的細(xì)節(jié)。
三星稱,EUV 后,他們將在 3nm 節(jié)點首發(fā) GAA MCFET(多橋通道 FET)工藝。由于 FinFET 的限制,預(yù)計在 5nm 節(jié)點之后會被取代。
相較于年初的路線圖,三星 6LPP 只是簡單地引入 SDB,從而讓晶體管密度提升 0.18 倍。另一個改變是刪除 4LPP 節(jié)點,在路線圖上只留下 4LPE。三星還將 3 GAAE 和 3 GAAP 更名為 3 GAE 和 3 GAP。
實際上,三星手中的 5nm 也僅僅是 7nm LPP 改良版,可視為第二代導(dǎo)入 EUV 工藝的產(chǎn)品。7nm LPP 向后有三個迭代版本,分別是 6nm LPP、5nm LPE 和 4nm LPE。
根據(jù)理解,按照工藝核心指標(biāo),5nm LPE 雖然沿用 7nm LPP 的晶體管和 SRAM,但性能增強了 11%,UHD 下的密度會接近 130 MTr/mm2,終于第一次超過了英特爾 10nm 和臺積電 7nm。
而在 2021 年推出的 4nm LPE 上,三星將晶體管密度做到 137 MTr/mm,接近臺積電 5nm。