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一顆28nm芯片,研發(fā)需要5130萬美元,7nm呢,2.97億美元！從這個(gè)趨勢(shì)來看，有業(yè)內(nèi)人士評(píng)估3nm芯片研發(fā)費(fèi)用或?qū)⒔咏?0億美元。
芯片的設(shè)計(jì)過程復(fù)雜，如此昂貴，試錯(cuò)成本極高，這也是EDA驗(yàn)證工具的關(guān)鍵價(jià)值所在——確保在流片前，你做對(duì)了。事實(shí)上，在整個(gè)芯片設(shè)計(jì)的流程中，驗(yàn)證占了70%的工作量，其中的調(diào)試就占了40%，其重要性可想而知。
芯華章科技研發(fā)副總裁林揚(yáng)淳表示，在芯片驗(yàn)證的過程中，包括原型驗(yàn)證 、硬件仿真、邏輯仿真、形式驗(yàn)證等等都需要調(diào)試在其中穿針引線、綜合資料，包括波形、覆蓋率等，然后加以分析，進(jìn)而達(dá)到有效率的調(diào)試和診斷。即便是非調(diào)試的場(chǎng)景，芯片設(shè)計(jì)公司也常常會(huì)利用調(diào)試工具來檢視和理解整個(gè)設(shè)計(jì)，包括拓?fù)浣Y(jié)構(gòu)等。
目前的問題和挑戰(zhàn)
不過，EDA工具發(fā)展到現(xiàn)在，自身也面臨諸多問題，目前業(yè)界的共識(shí)是三個(gè)：1、單點(diǎn)工具之間的低兼容性；2、碎片化的數(shù)據(jù)嚴(yán)重影響復(fù)用率，導(dǎo)致驗(yàn)證收斂，以及驗(yàn)證調(diào)試分析更加困難；3、工具缺乏創(chuàng)新，傳統(tǒng)EDA公司沉重的歷史技術(shù)性包袱，導(dǎo)致人工智能、云原生等先進(jìn)技術(shù)很難和現(xiàn)在的應(yīng)用流程融合。
如何克服這些挑戰(zhàn)，如何進(jìn)行創(chuàng)新？日前，芯華章科技組織了一場(chǎng)研討會(huì)，來自產(chǎn)、學(xué)兩界的專家就此進(jìn)行了討論。針對(duì)目前SoC設(shè)計(jì)驗(yàn)證的難點(diǎn)和挑戰(zhàn)，燧原科技資深架構(gòu)師鮑敏祺認(rèn)為，芯片工藝節(jié)點(diǎn)走到7nm，電路規(guī)模越來越大，超過50億門，研發(fā)周期卻由于激烈的市場(chǎng)競(jìng)爭(zhēng)越來越短，要在一個(gè)更短的時(shí)間內(nèi)，去做更多門級(jí)的功能驗(yàn)證的工作，這是一個(gè)大的挑戰(zhàn)。
另外，隨著芯片電路規(guī)模的增大，在功能驗(yàn)證上，要結(jié)合場(chǎng)景進(jìn)行信號(hào)完整性驗(yàn)證分析，整個(gè)驗(yàn)證從單純的功能驗(yàn)證整個(gè)系統(tǒng)級(jí)、場(chǎng)景級(jí)的驗(yàn)證，復(fù)雜度增加了。
中興微電子有線系統(tǒng)部部長(zhǎng)賀志強(qiáng)表示，隨著芯片規(guī)模不斷增加，復(fù)雜度也不斷提升，芯片的一版成功其實(shí)也成為一個(gè)最低的要求。驗(yàn)證不僅在質(zhì)量上，還要在有挑戰(zhàn)性的周期內(nèi)完成，對(duì)驗(yàn)證效率和驗(yàn)證質(zhì)量的評(píng)估就非常重要。這些評(píng)估數(shù)據(jù)之間如何佐證不同的流程，不同的方法，以及不同的工具之間又如何關(guān)聯(lián)，這是EDA廠家需要面對(duì)的問題，既要提供性能更好的工具，同時(shí)也能夠把痛點(diǎn)的解決方案固化到流程里，沉淀到經(jīng)驗(yàn)里，最后集成到工具里。
關(guān)于不同EDA工具之間數(shù)據(jù)交互兼容的問題，鮑敏祺認(rèn)為挑戰(zhàn)主要涉及不同設(shè)計(jì)階段如何協(xié)同、反饋和保持一致性的問題，賀志強(qiáng)認(rèn)為數(shù)據(jù)兼容不僅要解決不同的EDA廠家的工具兼容性問題，還要解決自家工具的不同的驗(yàn)證手段的兼容性。不同的工具之間的數(shù)據(jù)能夠兼容，能夠解析，能夠提供統(tǒng)一的API接口，覆蓋率信息能夠合并，從這幾個(gè)方面提升驗(yàn)證效率將是EDA工具演進(jìn)的趨勢(shì)。
需求和價(jià)值要素
對(duì)于調(diào)試工具在SoC的系統(tǒng)驗(yàn)證上的重要價(jià)值，平頭哥上海半導(dǎo)體技術(shù)IP驗(yàn)證及軟硬協(xié)同驗(yàn)證負(fù)責(zé)人張?zhí)旆耪J(rèn)為，芯片設(shè)計(jì)需要用調(diào)試工具來幫助定位問題。不過，由于不同芯片產(chǎn)品的調(diào)試特征不同，目前很多調(diào)試工具中的功能并不能及時(shí)滿足這些需求。
鮑敏祺認(rèn)為，對(duì)于一個(gè)百億門規(guī)模的SOC設(shè)計(jì)來講，調(diào)試工具是否能以最低開箱時(shí)間實(shí)現(xiàn)全程運(yùn)行十分重要，一個(gè)百分比的提升也能極大提升總體效率。目前為了提高效率，燧原會(huì)二次開發(fā)一些API去讀調(diào)試波形數(shù)據(jù)以便搜索一些需要的數(shù)據(jù)，目的就是想提高整個(gè)調(diào)試的效率縮短開發(fā)周期。
賀志強(qiáng)認(rèn)為，影響驗(yàn)證效率的因素很多，從整個(gè)芯片的研發(fā)流程來看，包括方案的繼承性，前端代碼的IP化，驗(yàn)證平臺(tái)的一個(gè)通用以及驗(yàn)證用例的復(fù)用程度，都是關(guān)鍵因素，但目前還沒有單一的度量指標(biāo)來確定代碼收斂。
張?zhí)旆艑?duì)此深感認(rèn)同，平頭哥在項(xiàng)目啟動(dòng)時(shí)會(huì)根據(jù)產(chǎn)品的需求定義制定驗(yàn)證策略，評(píng)估包括人力和EDA在內(nèi)的資源，以及風(fēng)險(xiǎn)。需要考慮如何正確地使用驗(yàn)證方法學(xué)，例如因?yàn)樾酒a(chǎn)品特征多元，DUT的驗(yàn)證策略不盡相同，形式驗(yàn)證的方法對(duì)小規(guī)模設(shè)計(jì)會(huì)有更好的覆蓋率。
EDA如果開放接口，用戶就能夠自己去做一些二次開發(fā)或者應(yīng)用，從而快速構(gòu)建自己的系統(tǒng)和平臺(tái)，以提高生產(chǎn)效率。鮑敏祺表示，針對(duì)開放接口，行業(yè)最大的需求一是能夠讀取波形內(nèi)容，因?yàn)椴煌O(shè)計(jì)的信號(hào)組合也不同，內(nèi)容非標(biāo)準(zhǔn)化；另一個(gè)是對(duì)于RTL的設(shè)計(jì)數(shù)據(jù)庫(kù)的提取，通過開放的數(shù)據(jù)庫(kù)的API，可以抽取不同結(jié)構(gòu)的數(shù)據(jù)庫(kù)的數(shù)據(jù)。
張?zhí)旆疟硎?，如果有開放接口，就可以利用例如Python的接口，再配合Python強(qiáng)大的開源生態(tài)，使用其組件從數(shù)據(jù)庫(kù)中提取數(shù)據(jù)再做二次開發(fā)，這將極大提升開發(fā)效率升。
國(guó)產(chǎn)優(yōu)勢(shì)和方向
對(duì)于國(guó)產(chǎn)EDA，賀志強(qiáng)認(rèn)為最大的一個(gè)優(yōu)勢(shì)在于沒有歷史包袱，以及創(chuàng)新和貼近用戶。鮑敏祺認(rèn)為還有一個(gè)優(yōu)勢(shì)在于自主靈活性。因?yàn)椴皇芟抻谏虡I(yè)限制（相較于國(guó)際公司），國(guó)產(chǎn)EDA可以滿足客戶定制化需求，幫助客戶實(shí)現(xiàn)更高的附加值。他認(rèn)為國(guó)內(nèi)EDA工具在函數(shù)級(jí)的質(zhì)量、效率和速度上還需要繼續(xù)努力。
張?zhí)旆艅t認(rèn)為，國(guó)內(nèi)EDA廠商可以就現(xiàn)狀梳理出一套驗(yàn)證方法學(xué)，幫助芯片公司的驗(yàn)證經(jīng)理或項(xiàng)目經(jīng)理，能夠根據(jù)自己團(tuán)隊(duì)的驗(yàn)證研發(fā)能力，或者是一些EDA工具的轉(zhuǎn)型給出更好的建議。
賀志強(qiáng)希望國(guó)內(nèi)EDA工具能夠打通數(shù)據(jù)兼容性，能夠整體的、系統(tǒng)的呈現(xiàn)驗(yàn)證數(shù)據(jù)。此外，他也希望能夠提供一些豐富通用的驗(yàn)證VIP，甚至是一些定制化的測(cè)試組件。國(guó)內(nèi)EDA廠家可以作為一個(gè)橋梁，把業(yè)內(nèi)各家的優(yōu)秀的經(jīng)驗(yàn)和流程能夠推廣拉通。
鮑敏祺表示，UVM能被業(yè)內(nèi)一直使用，在于統(tǒng)一。因此，能夠讓用戶在不同廠家之間自由切換是用戶的關(guān)切，國(guó)產(chǎn)EDA公司可以推動(dòng)類似國(guó)標(biāo)的規(guī)范，對(duì)傳統(tǒng)工具兼容，同時(shí)，對(duì)類似portable stimulus這種新的可遷移的工具，可以納入到統(tǒng)一規(guī)范里。
電子科技大學(xué)電子科學(xué)與工程學(xué)院副教授黃樂天表示，國(guó)產(chǎn)原型驗(yàn)證平臺(tái)，要實(shí)現(xiàn)大容量，能夠滿足大的SOC驗(yàn)證的需求。同時(shí)，要進(jìn)一步加強(qiáng)流程的自動(dòng)化和調(diào)試能力，提供智能化的驗(yàn)證方法，以及和其他驗(yàn)證工具的兼容。他認(rèn)為，下一代EDA設(shè)計(jì)以及驗(yàn)證工具應(yīng)該加強(qiáng)軟件提前介入驗(yàn)證的能力以便能夠?qū)φw功能進(jìn)行全面驗(yàn)證。目前，已有的虛擬原型的驗(yàn)證環(huán)境都還不夠好，設(shè)計(jì)方法也不多。
合肥市微電子研究院院長(zhǎng)陳軍寧認(rèn)為，當(dāng)下EDA工具的國(guó)產(chǎn)化替代具有重大意義。國(guó)內(nèi)EDA公司在全流程的工具方面，尚與國(guó)際大公司有差距，但在許多點(diǎn)工具方面已經(jīng)與國(guó)際水平相當(dāng)，甚至領(lǐng)先于國(guó)際水平。而下一代EDA工具的挑戰(zhàn)主要來自于三個(gè)方面：1、新工藝節(jié)點(diǎn)不斷涌現(xiàn)，帶來的物理驗(yàn)證和可測(cè)性設(shè)計(jì)方面的挑戰(zhàn)；2、不斷攀升的設(shè)計(jì)規(guī)模，導(dǎo)致的高階綜合功能驗(yàn)證和物理驗(yàn)證等運(yùn)行時(shí)長(zhǎng)非常長(zhǎng)；3、從片上系統(tǒng)到系統(tǒng)對(duì)接帶來的設(shè)計(jì)方法學(xué)和驗(yàn)證方法學(xué)的革命性變化。陳軍寧認(rèn)為，下一代EDA工具的趨勢(shì)將是智能化和云化，前者指廣義上的一切減少人力投入的改進(jìn)，后者將降低EDA的購(gòu)買成本，提升研發(fā)效率。
新的驗(yàn)證工具
其實(shí)早在2021年，芯華章在發(fā)布的《EDA 2.0白皮書》中，就率先指出下一代EDA發(fā)展關(guān)鍵路徑，提出以新一代AI與云計(jì)算等前沿技術(shù)為依托，重構(gòu)芯片驗(yàn)證系統(tǒng)的底層運(yùn)算架構(gòu)，加速芯片創(chuàng)新效率，帶動(dòng)EDA向智能化發(fā)展，引發(fā)業(yè)界熱烈反響。去年11月，芯華章發(fā)布統(tǒng)一底層框架的智V驗(yàn)證平臺(tái)以及四款具備自主知識(shí)產(chǎn)權(quán)的數(shù)字驗(yàn)證產(chǎn)品，涵蓋數(shù)字仿真、FPGA原型驗(yàn)證、形式化驗(yàn)證、智能場(chǎng)景驗(yàn)證等領(lǐng)域。
本次論壇同期，芯華章推出了一款新的驗(yàn)證工具昭曉Fusion DebugTM。該系統(tǒng)基于芯華章自主開發(fā)的調(diào)試數(shù)據(jù)庫(kù)和開放接口，可兼容產(chǎn)業(yè)現(xiàn)有解決方案，提供完善的生態(tài)支持，并具備易用性、高性能等特點(diǎn)。
林揚(yáng)淳表示，針對(duì)對(duì)目前驗(yàn)證調(diào)試方面的挑戰(zhàn)，芯華章的的FusionVerify Platform采取了上層的應(yīng)用和底層基礎(chǔ)協(xié)同建構(gòu)的策略，開發(fā)出統(tǒng)一的數(shù)據(jù)庫(kù)、GUI、求解器甚至調(diào)試等，讓上層的應(yīng)用能糅合在一起。對(duì)各類設(shè)計(jì)在不同的場(chǎng)景下，都可以提供定制化的驗(yàn)證解決方案。
此次推出的Fusion Debug™，不僅可以用來獨(dú)立使用，還可以配合智V驗(yàn)證平臺(tái)的所有產(chǎn)品混合使用，以及支持用戶現(xiàn)有的EDA工具，支持調(diào)用讀寫平臺(tái)數(shù)據(jù)庫(kù)，包括XCDB/XNDB/XEDB/XCovDB。其中，XCDB存儲(chǔ)了Design HDL的信息，XNDB記錄了Design analyst， XEDB壓縮存儲(chǔ)了信號(hào)波形，XCovDB則記錄了覆蓋率。
有關(guān)該工具詳細(xì)信息，可前往這里參看。
