首先,得說一下,簡單的LC自由振蕩的振蕩器的頻率很脆弱。
哪哪都會(huì)影響到它。
供電大小變化,它會(huì)變;環(huán)境溫度變化,它會(huì)變;工藝角變化,它也會(huì)變。
所以,如果用MCU提供時(shí)鐘的話,假設(shè)環(huán)境溫度緩慢變化,則振蕩器的輸出頻率也會(huì)緩慢變化,這樣就會(huì)引起隨機(jī)相位累積。
單獨(dú)看,可能看不太出來,如果把它和標(biāo)準(zhǔn)時(shí)鐘輸出放在一起,就能感受到變化。
而MCU的運(yùn)行是靠時(shí)鐘的上升沿或者下降沿來判別的,你上升沿和下降沿變那么多,MCU可能就運(yùn)行不正常了啊。
為了避免這個(gè)事情發(fā)生,就需要對(duì)振蕩器的相位進(jìn)行控制。
如下圖所示,這邊VCO的上升沿相對(duì)于VCK有Δt 秒的偏移,那怎么消除這個(gè)Δt的偏移呢。
假設(shè)在t=t1時(shí),VCO的頻率突然變大,然后電路開始累積相位差,相位誤差逐漸減小。在t=t2時(shí),VCK和VVCO之間的相位差變?yōu)?,兩信號(hào)的相位對(duì)齊。
此過程,即是將VCO的輸出相位與參考相位對(duì)齊的過程,稱為“鎖相”。
從上面的過程中,可以看出,要使得VCO的相位和參考信號(hào)的相位對(duì)齊,需要做到以下兩點(diǎn):
(1) VCO的頻率瞬間改變,并且能夠發(fā)生下面的積分運(yùn)算。
(2) 用鑒相器來比對(duì)兩個(gè)信號(hào)的相位差,以確定VCO和參考信號(hào)對(duì)齊的時(shí)間點(diǎn)。
將輸出信號(hào)的相位與參考信號(hào)的相位進(jìn)行比對(duì),用鑒相器輸出的Vcont去調(diào)節(jié)VCO的頻率和相位。
鑒相器的輸出是周期性脈沖,這會(huì)對(duì)VCO的性能產(chǎn)生影響。
這種負(fù)反饋電路,即稱為鎖相環(huán)(PLL)。當(dāng)φin − φout不隨時(shí)間變化(或者變化很小時(shí)),即稱環(huán)路鎖定。也就是說,這個(gè)環(huán)路的目的,是使得φin = φout,那如果是這個(gè)目的的話,為什么不直接用一根線連接呢。
這是因?yàn)?,如果在反饋回路上,加上一個(gè)分頻器,那鎖相環(huán)就可以產(chǎn)生和參考信號(hào)差不多穩(wěn)定,但是頻率更高的信號(hào)。
參考文獻(xiàn):
Razavi, Design of CMOS Phase-Locked Loops