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300億新臺(tái)幣（67億人民幣），放到中國(guó)互聯(lián)網(wǎng)公司歷史融資排名中能擠入前十位置。然而這些錢，僅是ASML為中國(guó)臺(tái)灣企業(yè)臺(tái)積電發(fā)展2nm工藝制程的第一期投資金額。
據(jù)中國(guó)臺(tái)灣媒體報(bào)道，半導(dǎo)體設(shè)備制造商ASML在中國(guó)臺(tái)灣投入巨資，向中國(guó)臺(tái)灣“經(jīng)濟(jì)部”申請(qǐng)A+企業(yè)創(chuàng)新研發(fā)淬煉計(jì)劃，研發(fā)制造2nm晶圓光量測(cè)設(shè)備（前道量/檢測(cè)設(shè)備的一種）。經(jīng)濟(jì)部表示，將以多個(gè)方面進(jìn)行審查，包括如何協(xié)助供應(yīng)鏈技術(shù)升級(jí)以及國(guó)產(chǎn)自制率，最快5月拍板定案。按照此前規(guī)劃，臺(tái)積電最早將于2025年2025年開始量產(chǎn)其2nm制程技術(shù)。
ASML如此大手筆的投資，就是要保持公司與臺(tái)積電的技術(shù)聯(lián)盟在2nm時(shí)代繼續(xù)保持全球領(lǐng)先。事實(shí)上就在幾天后的4月10日，日本媒體就報(bào)道經(jīng)濟(jì)產(chǎn)業(yè)省正在敲定計(jì)劃，將額外向日本新成立的晶圓制造商Rapidus提供3,000億日元（約22.7億美元）補(bǔ)貼，用以在日本北海道興建半導(dǎo)體廠。而此前Rapidus已宣布將在日本北部島嶼北海道的千歲市建造一座2nm晶圓代工廠。
在2nm制程的爭(zhēng)奪戰(zhàn)上，肯定也少不了韓國(guó)的身影。日本宣布加碼2nm制程的同一天（4月10日），韓國(guó)國(guó)際廣播電臺(tái)報(bào)道，韓國(guó)政府決定在半導(dǎo)體等11個(gè)核心投資領(lǐng)域選定40個(gè)項(xiàng)目，每年投入70%的研發(fā)預(yù)算進(jìn)行支援，計(jì)劃到2030年總共投資13.5萬(wàn)億韓元（約合102億美元）。4月6日韓國(guó)科學(xué)和信息通信技術(shù)部已經(jīng)宣布，到2027年私營(yíng)和公共部門將至少投資160萬(wàn)億韓元（1210億美元）用于電池、半導(dǎo)體和顯示器研發(fā)。該部門解釋半導(dǎo)體行業(yè)的創(chuàng)新理念包括憶阻器器件優(yōu)于DRAM和NAND、人工智能相關(guān)芯片設(shè)計(jì)、6G通信和自動(dòng)駕駛、3納米及更先進(jìn)的工藝技術(shù)等。
各國(guó)大力爭(zhēng)搶的2nm工藝是什么意思？要燒這么多錢，工藝進(jìn)步究竟有多難？本文將帶你梳理芯片工藝制程的變化，來(lái)了解不同工藝難度的差別。
等比例縮小時(shí)代
集成電路本質(zhì)上是由一個(gè)個(gè)微小的晶體管、電阻、電容與電感組成的大規(guī)模復(fù)雜電路，通過(guò)金屬線連接在一起，晶體管的性能水平也幾乎就代表了芯片的性能水平。早期的集成電路就是將常見的電路板各個(gè)元器件的尺寸等比例縮小，最后進(jìn)行封裝。
這里稍微講一下模擬電路相關(guān)知識(shí)。集成電路的最底層結(jié)構(gòu)是MOS管，MOS管的工作原理基于PN結(jié)。在硅材料的正負(fù)兩極參雜P（磷）與N（氮）元素，N區(qū)自由電子多，而P區(qū)空穴多，兩端在一開始均不帶電。由于離子的擴(kuò)散作用，N端的自由電子會(huì)自發(fā)的向P端移動(dòng)來(lái)填補(bǔ)空穴，這樣就會(huì)讓P、N兩端分別帶正負(fù)電荷，當(dāng)兩端電場(chǎng)強(qiáng)度使得自由電子進(jìn)出速度（電子的擴(kuò)散與漂移）維持動(dòng)態(tài)平衡的時(shí)候，就會(huì)在中央形成空間電荷區(qū)（耗盡區(qū)）。這也就是PN結(jié)的結(jié)構(gòu)。
而MOS管的結(jié)構(gòu)則是由金屬柵極（Gate）、源極（Source）與漏極（Drain）組成。源極和漏極分別是兩種不同參雜半導(dǎo)體組成，分別形成兩個(gè)PN結(jié)。當(dāng)向源極與漏極加電壓時(shí)，在柵極無(wú)外加電場(chǎng)的情況下，電子由于PN結(jié)阻隔無(wú)法穿過(guò)中間的溝道，我們可以將這種狀態(tài)定義為“0”。向柵極施加電場(chǎng)，襯底中的自由電子會(huì)被拉進(jìn)溝道內(nèi)，此時(shí)再向源極與漏極間加電壓就能導(dǎo)通，我們MOS管的這種狀態(tài)定義為“1”。有了0與1的信號(hào)，就可以構(gòu)建更復(fù)雜的電路。而柵極通常用金屬與氧化物組成，該結(jié)構(gòu)也被稱為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管（metal-oxide semiconductor Field Effect Transistor，F(xiàn)ET）。目前半導(dǎo)體主要使用MOS場(chǎng)效應(yīng)管，即通常所稱的MOS管，一般也能用晶體管指代它。
P型MOSFET 圖源：維基百科
同樣面積下塞入更多的晶體管，通常意味著集成電路的計(jì)算能力越強(qiáng)，因此持續(xù)降低晶體管大小就能增大晶體管密度，進(jìn)而提升芯片性能。此前每一代工藝制程升級(jí)，制造商都能夠?qū)⒕w管規(guī)格微縮0.7倍，從而實(shí)現(xiàn)15％的性能提升，50％的面積減小，40％的功耗降低以及35％的成本降低。這種等比例縮放持續(xù)進(jìn)步的方式，被稱為登納德縮放定律（Dennard Scaling）。
這個(gè)時(shí)代的工藝難點(diǎn)在于如何設(shè)計(jì)出如何讓布線讓芯片更加穩(wěn)定，盡量規(guī)避因工藝問(wèn)題導(dǎo)致的斷線、短路等問(wèn)題，以及減少天線效應(yīng)，合理設(shè)置屏蔽線等問(wèn)題。不過(guò)在今天這些問(wèn)題已經(jīng)有了十分成熟的解決方法，這一類工藝目前也被稱為成熟工藝。如果不出意外的話，晶體管與的大小可以一直減小，直到它的它的大小逼近硅原子的大小（0.22nm）。
不過(guò)既然有了這篇文章，那么意外一定會(huì)出現(xiàn)。這里舉一個(gè)經(jīng)典的例子，晶體管的源極與漏極相當(dāng)于兩個(gè)地鐵站，我們縮小兩站之間的距離就相當(dāng)于降低溝道寬度，也就是降低晶體管的大小。但當(dāng)?shù)罔F站之間的距離足夠近時(shí)，兩個(gè)站點(diǎn)就能直接連通，乘客就可以不乘坐地鐵也能行走于兩個(gè)站點(diǎn)之間。這里的乘客就是自由電子，乘客的自由移動(dòng)就相當(dāng)于晶體管漏電。當(dāng)自由電子越來(lái)越多，晶體管就難以輸出有辨識(shí)度的高低波形，從而失去作用。
因此，在晶體管縮小到22nm左右后，傳統(tǒng)工藝就很難再進(jìn)一步了。這時(shí)，如何增強(qiáng)對(duì)電子的控制能力就成為半導(dǎo)體技術(shù)再進(jìn)一步的關(guān)鍵。
FinFET的誕生與工藝命名
1999年，美籍華人科學(xué)家胡正明(Chenming Hu)教授就提出了FinFET(Fin Field-Effect Transistor，鰭式場(chǎng)效應(yīng)晶體管)概念。當(dāng)時(shí)胡教授在加州大學(xué)領(lǐng)導(dǎo)一個(gè)研發(fā)小組，目標(biāo)是研究如何將CMOS技術(shù)拓展到25nm領(lǐng)域，彼時(shí)提出了兩種解決方案，一種是基于SOI的超薄絕緣層上硅體技術(shù)，適用于MEMS與功率器件，另一種就是立體結(jié)構(gòu)的FinFET。
傳統(tǒng)的MOSFET結(jié)構(gòu)是平面的，只能在柵門的一側(cè)控制電路的接通與斷開。但是在FinFET架構(gòu)中，柵門(Gate)被設(shè)計(jì)成類似魚鰭的叉狀3D架構(gòu)，可以在電路的兩側(cè)控制電路的接通與斷開。這種叉狀3D架構(gòu)不僅能改善電路控制和減少漏電流(leakage)，同時(shí)讓晶體管的柵極長(zhǎng)度大幅度縮減。單個(gè)FinFET晶體管通常包含多個(gè)鰭片，這些鰭片并排排列并由同一柵極覆蓋，可提高晶體管驅(qū)動(dòng)強(qiáng)度和性能。
MOSFET與FinFET對(duì)比 圖源：三星
從圖片中我們能看到，F(xiàn)inFET擁有更“窄”的溝道，但由于增大了鰭片與柵極的接觸面積，使得晶體管對(duì)電子的控制能力增強(qiáng)，自然就減少了漏電的概率。
這里需要提到一點(diǎn)，在FinFET商業(yè)化應(yīng)用之前，芯片工藝大多還是按照晶體管真實(shí)體積大小來(lái)區(qū)分的。1992年，IEEE發(fā)布集成電路工藝命名規(guī)則，根據(jù)晶體管的Gate Length和Half-pitch Size來(lái)命名制程。Gate Length表示二極管Gate極的寬度，而Half-pitch Size代表的是芯片內(nèi)部互聯(lián)線間距離的一半，即光刻間距的一半。
FinFET突破了晶體管的平面維度，有效溝道變成了3維結(jié)構(gòu)，難以用一個(gè)數(shù)據(jù)簡(jiǎn)單顯示其準(zhǔn)確含義。因此，臺(tái)積電、英特爾、三星等廠商逐漸推出了適合自身的命名方式（主要是為了營(yíng)銷）。因此22nm之后的數(shù)字，純粹是指采用特定技術(shù)制造的某一代芯片，不對(duì)應(yīng)任何柵極的長(zhǎng)度或間距。臺(tái)積電的Philip Wong在Hot Chips 31主旨演講中說(shuō)：“它過(guò)去是技術(shù)節(jié)點(diǎn)，節(jié)點(diǎn)編號(hào)，意味著一些東西，晶圓上的一些功能?！薄敖裉?，這些數(shù)字只是數(shù)字。它們就像汽車模型——就像寶馬5系或馬自達(dá)6。數(shù)字是什么并不重要，它只是下一項(xiàng)技術(shù)的目的地，它的名稱。我們不要把節(jié)點(diǎn)的名稱與技術(shù)實(shí)際提供的相混淆?！币虼嗽贔inFET時(shí)代后，主要使用鰭片的寬度來(lái)命名工藝制程。
目前，英特爾芯片專家Mark Bohr提出的單位面積晶體管密度參數(shù)成為共識(shí)，它認(rèn)為每個(gè)芯片制造商在提及工藝節(jié)點(diǎn)時(shí)，都應(yīng)披露其邏輯晶體管密度，單位為MTr/mm2(每平方毫米數(shù)百萬(wàn)個(gè)晶體管)。因此，我們對(duì)比臺(tái)積電7nm工藝與英特爾10nm工藝時(shí)，會(huì)發(fā)現(xiàn)它們的晶體管密度基本相同。
圖源：知乎
FinFET的推出為摩爾定律成功“續(xù)命”了10年左右。不過(guò)隨著芯片制造工藝進(jìn)一步降低，F(xiàn)inFET也迎來(lái)了它的極限。在工藝達(dá)到5nm之后，晶體管間距離過(guò)近導(dǎo)致的漏電問(wèn)題再次縈繞在芯片制造商頭頂。
晶體管對(duì)電子的控制能力還能進(jìn)一步增強(qiáng)嗎？
GAAFET，無(wú)情的吞金獸
FinFET應(yīng)用后，柵極與溝道的接觸從單一平面變成了三個(gè)面，極大的提升了對(duì)電子的控制能力。那么當(dāng)這項(xiàng)技術(shù)面對(duì)極限，再增加一個(gè)接觸面不就好了嗎？
芯片工程師就是這么想的，于是GAAFET（Gate-all-around FET，環(huán)繞柵極場(chǎng)效應(yīng)晶體管）誕生了。GAAFET的柵極在垂直方向被分成多個(gè)條帶鰭片，根據(jù)鰭片形狀分為納米管（Nanowire）結(jié)構(gòu)與納米片（Nanosheet）結(jié)構(gòu)。GAAFET在溝道區(qū)域大幅增強(qiáng)對(duì)載流子控制，從而實(shí)現(xiàn)更好的性能，同時(shí)也更容易優(yōu)化工藝。我們可以簡(jiǎn)單的理解為將FinFET的鰭片轉(zhuǎn)90°，再向上堆高，來(lái)增加?xùn)艠O和溝道的接觸面積。
PlanarFET、FinFET與GAAFET對(duì)比 圖源：互聯(lián)網(wǎng)
然而，GAAFET的制造工藝十分復(fù)雜，有相當(dāng)多的因素影響芯片良率。業(yè)內(nèi)專家對(duì)GAAFET的制造難度作出解釋：“晶圓的生產(chǎn)過(guò)程中，蝕刻垂直側(cè)壁上的器件最是困難，需要引入更新的半導(dǎo)體材料。”“結(jié)構(gòu)還需要使用EUV進(jìn)行多次蝕刻，還需要解決可能出現(xiàn)的隱藏缺陷，比如鰭片之間的殘留物、Nanosheet損壞或本身相鄰的源-漏極區(qū)的選擇性損壞、溝道釋放需要單獨(dú)控制片材高度、拐角侵蝕和溝道彎曲等。”
為了解決這些問(wèn)題，芯片制造工藝需要從源頭進(jìn)行改善。例如設(shè)計(jì)并制造更精密的光刻機(jī)，解決光刻功率不夠以及光子噪音等問(wèn)題；更換配套的刻蝕機(jī)、離子注入機(jī)等相關(guān)設(shè)備甚至重建廠房；調(diào)整產(chǎn)線來(lái)適應(yīng)更多次的刻蝕流程；設(shè)計(jì)芯片的EDA軟件也要相應(yīng)更新，重新調(diào)試仿真技術(shù)。
就以 GAA 技術(shù)來(lái)說(shuō)，三星曾透露自家3nm GAA的研發(fā)成本比5nm FinFET更高，有可能超過(guò)5億美元。2022年1月，英特爾宣布以高達(dá)3.4億美元的價(jià)格向ASML預(yù)定了仍在設(shè)計(jì)階段的High-NA量產(chǎn)型EUV光刻機(jī)EXE:5200，用來(lái)制造3nm工藝及更先進(jìn)技術(shù)的芯片。臺(tái)積電也透露3納米一片12寸晶圓大約2萬(wàn)美元，用的還是FinFET，GAAFET晶圓或?qū)⑦_(dá)到3萬(wàn)美元一片。
2nm，意味著什么？
就目前來(lái)說(shuō)，GAAFET由于制造困難極高，成本高昂，各大芯片廠商都沒能給出確定量產(chǎn)時(shí)間。在未來(lái)相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)，應(yīng)用3nm工藝GAAFET技術(shù)將是各大廠商競(jìng)爭(zhēng)的主要目標(biāo)。搶占2nm，需要這么著急嗎？
過(guò)去幾年，三星連續(xù)為高通代工驍龍888與驍龍8gen1兩代芯片，但遭到口誅筆伐，后高通決定放棄三星，將下一代芯片交由臺(tái)積電代工。幾乎是同一時(shí)間，英特爾也將GPU 芯片訂單交給臺(tái)積電，理由是三星的良率不佳，產(chǎn)量較低。而三星之所以會(huì)失去兩大客戶的根本原因就在于工藝制程落后。
上文提到，在進(jìn)入FinFET后，14nm、10nm等數(shù)字已經(jīng)不能代表工藝制程，晶體管密度才能更直觀的展示技術(shù)先進(jìn)程度。彼時(shí)三星、臺(tái)積電同為5nm工藝，但兩家代工廠的晶體管密度仍有所不同。臺(tái)積電5nm工藝為1.73億顆晶體管/平方毫米，而三星的工藝僅達(dá)到1.27億，低了近27%。工藝落后成為三星代工的驍龍變“火龍”的直接原因。
圖源：IT之家
對(duì)于世界上最先進(jìn)的代工廠來(lái)說(shuō)，技術(shù)落后一代就意味著將失去大部分客戶。因此，三星為了改善外界對(duì)三星代工的印象，在2022年就開始在3nmGAA領(lǐng)域發(fā)力。根據(jù)三星公布的數(shù)據(jù)，與5nm制程相比，3nm制程可以降低45％的功耗、提升23％的性能和縮小16％的芯片面積。對(duì)于2nm芯片來(lái)說(shuō)，這些差距還將更明顯。所以，全球幾乎所有先進(jìn)代工廠都在全力奮戰(zhàn)2nm。
寫在最后
相較于過(guò)去的工藝制程，2nm芯片的制造需要更加高精度的加工設(shè)備和更為復(fù)雜的制程工藝，同時(shí)，這也意味著芯片制造商需要投入更多的研發(fā)成本和生產(chǎn)成本。盡管如此，2nm芯片的研發(fā)和生產(chǎn)仍然具有巨大的商業(yè)價(jià)值。
2nm芯片的研制標(biāo)志著芯片工藝制程的一次重大突破，同時(shí)也意味著摩爾定律逐漸趨于極限。然而，這并不意味著芯片技術(shù)的發(fā)展將止步不前。相反，技術(shù)的發(fā)展將會(huì)轉(zhuǎn)向更為多元化和綜合化的方向，從而進(jìn)一步推動(dòng)科技產(chǎn)業(yè)的發(fā)展和創(chuàng)新。我們有理由相信，在全球技術(shù)人員的共同努力下，芯片技術(shù)將繼續(xù)保持高速發(fā)展，并為未來(lái)的科技進(jìn)步奠定堅(jiān)實(shí)的基礎(chǔ)。
