1、用與非門等設(shè)計(jì)全加法器?
《數(shù)字電子技術(shù)基礎(chǔ)》192頁。通過摩根定律化成用與非門實(shí)現(xiàn)。
2、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制?(與非-與非形式)
先畫出卡諾圖來化簡,化成與或形式,再兩次取反便可。
4、LATCH和DFF的概念和區(qū)別?
5、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的?
latch是電平觸發(fā),register是邊沿觸發(fā),register在同一時(shí)鐘邊沿觸發(fā)下動作,符合同步電路的設(shè)計(jì)思想,而latch則屬于異步電路設(shè)計(jì),往往會導(dǎo)致時(shí)序分析困難,不適當(dāng)?shù)膽?yīng)用latch則會大量浪費(fèi)芯片資源。
6、用D觸發(fā)器做個(gè)二分頻的電路?畫出邏輯電路?
現(xiàn)實(shí)工程設(shè)計(jì)中一般不采用這樣的方式來設(shè)計(jì),二分頻一般通過DCM來實(shí)現(xiàn)。通過DCM得到的分頻信號沒有相位差。
7、什么是狀態(tài)圖?
狀態(tài)圖是以幾何圖形的方式來描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。
8、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢?
9、你所知道的可編程邏輯器件有哪些?
10、用Verilog或VHDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)glitch(毛刺)?
將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺。(這是我自己采用的方式:這種方式消除毛刺是需要滿足一定條件的,并不能保證一定可以消除)
11、SRAM,FALSHMEMORY,DRAM,SSRAM及SDRAM的區(qū)別?
SRAM:靜態(tài)隨機(jī)存儲器,存取速度快,但容量小,掉電后數(shù)據(jù)會丟失,不像DRAM 需要不停的REFRESH,制造成本較高,通常用來作為快取(CACHE) 記憶體使用。
FLASH:閃存,存取速度慢,容量大,掉電后數(shù)據(jù)不會丟失
DRAM:動態(tài)隨機(jī)存儲器,必須不斷的重新的加強(qiáng)(REFRESHED) 電位差量,否則電位差將降低至無法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比SRAM便宜,但訪問速度較慢,耗電量較大,常用作計(jì)算機(jī)的內(nèi)存使用。
SSRAM:即同步靜態(tài)隨機(jī)存取存儲器。對于SSRAM的所有訪問都在時(shí)鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時(shí)鐘信號相關(guān)。
SDRAM:即同步動態(tài)隨機(jī)存取存儲器。
12、有四種復(fù)用方式,頻分多路復(fù)用,寫出另外三種?
四種復(fù)用方式:頻分多路復(fù)用(FDMA),時(shí)分多路復(fù)用(TDMA),碼分多路復(fù)用(CDMA),波分多路復(fù)用(WDMA)。
13、ASIC設(shè)計(jì)流程中什么時(shí)候修正Setup time violation 和Hold time violation?如何修正?
解釋setup和hold time violation,畫圖說明,并說明解決辦法。
14、給出一個(gè)組合邏輯電路,要求分析邏輯功能。
所謂組合邏輯電路的分析,就是找出給定邏輯電路輸出和輸入之間的關(guān)系,并指出電路的邏輯功能。
分析過程一般按下列步驟進(jìn)行:
1:根據(jù)給定的邏輯電路,從輸入端開始,逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。
2:根據(jù)輸出函數(shù)表達(dá)式列出真值表;
3:用文字概括處電路的邏輯功能;
15、如何防止亞穩(wěn)態(tài)?
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。
在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
解決方法:
1 降低系統(tǒng)時(shí)鐘頻率
2 用反應(yīng)更快的FF
3 引入同步機(jī)制,防止亞穩(wěn)態(tài)傳播(可以采用前面說的加兩級觸發(fā)器)。
4 改善時(shí)鐘質(zhì)量,用邊沿變化快速的時(shí)鐘信號
16、基爾霍夫定理的內(nèi)容
基爾霍夫定律包括電流定律和電壓定律:
電流定律:在集總電路中,在任一瞬時(shí),流向某一結(jié)點(diǎn)的電流之和恒等于由該結(jié)點(diǎn)流出的電流之和。
電壓定律:在集總電路中,在任一瞬間,沿電路中的任一回路繞行一周,在該回路上電動勢之和恒等于各電阻上的電壓降之和。
17、描述反饋電路的概念,列舉他們的應(yīng)用。
反饋,就是在電路系統(tǒng)中,把輸出回路中的電量(電壓或電流)輸入到輸入回路中去。
反饋的類型有:電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。
負(fù)反饋的優(yōu)點(diǎn):降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地?cái)U(kuò)展放大器的通頻帶,自動調(diào)節(jié)作用。
電壓負(fù)反饋的特點(diǎn):電路的輸出電壓趨向于維持恒定。
電流負(fù)反饋的特點(diǎn):電路的輸出電流趨向于維持恒定。
無源濾波器:這種電路主要有無源元件R、L和C組成
有源濾波器:集成運(yùn)放和R、C組成,具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高,輸出電阻小,構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限,所以目前的有源濾波電路的工作頻率難以做得很高。
19、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍。
Tdelay < Tperiod - Tsetup – Thold
Tperiod > Tsetup + Thold +Tdelay (用來計(jì)算最高時(shí)鐘頻率)
Tco= Tsetup + Thold 即觸發(fā)器的傳輸延時(shí)
20、時(shí)鐘周期為T,觸發(fā)器D1的寄存器到輸出時(shí)間(觸發(fā)器延時(shí)Tco)最大為T1max,最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問,觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。
T3setup>T+T2max 時(shí)鐘沿到來之前數(shù)據(jù)穩(wěn)定的時(shí)間(越大越好),一個(gè)時(shí)鐘周期T加上最大的邏輯延時(shí)。
T3hold>T1min+T2min 時(shí)鐘沿到來之后數(shù)據(jù)保持的最短時(shí)間,一定要大于最小的延時(shí)也就是T1min+T2min