AI快速走熱的這一年多來,不斷增長的算力需求對本就陷入瓶頸的芯片制程技術(shù)帶來了挑戰(zhàn)。微縮工藝可以通過不斷縮小晶體管尺寸來提高芯片集成度和性能,但隨著制程技術(shù)越來越接近物理極限,微縮工藝的發(fā)展空間越來越小。Chiplet等先進封裝技術(shù),可以通過將多個芯片集成在一起提高算力和性能,同時還可以降低成本和功耗。因此,在AI時代,先進封裝技術(shù)越來越受到關注。未來,芯片制程技術(shù)需要在微縮工藝和先進封裝之間取得平衡,以滿足不斷增長的算力需求。
自2012年以來,深度學習被廣泛應用,AI算法的網(wǎng)絡結(jié)構(gòu)持續(xù)高速增長,單一AI算法對算力的需求增加了30萬倍。高速擴張的算力需求,使多次被預言放緩乃至完結(jié)的摩爾定律,重新獲得了生命力。臺積電(中國)有限公司副總經(jīng)理陳平在日前舉辦的2023中國臨港國際半導體大會上表示,隨著對算力的需求越來越高,業(yè)內(nèi)對先進制程芯片越發(fā)熱衷。
OpenAI CEO奧特曼曾預測, 對于AI時代的摩爾定律來說,集成電路上可以容納的晶體管數(shù)目在大約每18個月會增加一倍。其發(fā)展周期與此前摩爾定律中的18~24個月相比,略微超前。隨著AI時代的到來,摩爾定律的演進反而有所提速。
陳平認為,在關注芯片制程縮小的同時,也要關注芯片的算力和能效比,包括新型晶體管和材料、光刻技術(shù)和DTCO(設計與工藝協(xié)同優(yōu)化)的進步、電路和架構(gòu)的創(chuàng)新、先進封裝和STCO(系統(tǒng)工藝協(xié)同優(yōu)化)以及軟件優(yōu)化等。這些因素的協(xié)同作用將推動半導體技術(shù)的不斷進步,實現(xiàn)更高性能、更低功耗和高能效比的芯片設計。
半導體制程技術(shù)演進的動力——算力和能效比
來源:臺積電
中國半導體行業(yè)協(xié)會集成電路設計分會理事長、清華大學教授魏少軍認為,除了縮小芯片制程外,還可以利用三維混合鍵合技術(shù)對存儲器晶圓和邏輯電路晶圓進行異質(zhì)集成,從而提升芯片的算力。這種集成方式對于邏輯電路的晶圓沒有代工廠及工藝節(jié)點的限制要求,具有更高的靈活性和適應性。而存儲器晶圓由DRAM晶圓廠制造,保證了存儲器的品質(zhì)和性能?;旌湘I合晶圓加工則在晶圓代工廠制造完成,實現(xiàn)了工藝的高效整合。這種集成方式將不同工藝的晶圓優(yōu)勢結(jié)合起來,提升了芯片的性能和功能,滿足了人工智能等領域?qū)τ诟咚懔偷湍芎牡男枨蟆?/p>
魏少軍認為,為了增強芯片的靈活度,實現(xiàn)算力的合理分配,還可以將軟件定義芯片與異質(zhì)堆疊集成相結(jié)合,構(gòu)建軟件定義近存計算芯片技術(shù)。軟件定義芯片是一種先進的芯片設計技術(shù),通過將任務處理空間并行化,實現(xiàn)硬件資源的時分復用,從而提高了芯片的處理效率和性能。而異質(zhì)堆疊集成技術(shù)則通過將存儲單元和計算單元緊密集成在一起,縮短了數(shù)據(jù)傳輸距離,降低了數(shù)據(jù)傳輸能耗,進一步提升了芯片的性能。這種技術(shù)能夠更好地滿足AI時代對算力和能效比的要求,同時也提高了芯片的安全性。
人工智能芯片的主流架構(gòu)演進圖
來源:清華大學
在人工智能的蓬勃發(fā)展下,Chiplet逐漸嶄露頭角,備受業(yè)界矚目。中國半導體行業(yè)協(xié)會副秘書長兼封測分會秘書長徐冬梅指出,由于人工智能和HPC高性能計算領域需要處理大規(guī)模數(shù)據(jù)和復雜計算,對芯片設計規(guī)模的要求極高,因此這兩個領域?qū)τ贑hiplet技術(shù)的需求更為迫切。
隨著ChatGPT等高普及度的AI技術(shù)不斷發(fā)展,其背后的芯片需求也日益旺盛。數(shù)據(jù)顯示,到2024年,Chiplet芯片的全球市場規(guī)模將達到58億美元,2035年將達到570億美元,顯示出Chiplet市場的巨大潛力和增長空間。盡管Chiplet技術(shù)的發(fā)展前景看好,但它并不能完全取代先進制程技術(shù)。對此,陳平表示,盡管通過Chiplet將幾個芯片組合在一起可以擴展芯片的功能,但這種組合方式并不能完全取代先進制程技術(shù)。Chiplet雖然能夠?qū)崿F(xiàn)更復雜的計算和數(shù)據(jù)處理能力,但并不能改變芯片的品質(zhì),也就是能效比和算力密度。因此,在業(yè)界追求更高性能和更低能耗的過程中,仍需要不斷提升芯片制程,與Chiplet互補提升。
作者丨沈叢,編輯丨張心怡
美編丨馬利亞,監(jiān)制丨連曉東