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內(nèi)有隱憂，外有威脅，仍然是困擾我國芯片產(chǎn)業(yè)的現(xiàn)實寫照。
每當(dāng)我國自研芯片的技術(shù)出現(xiàn)一些成果，就會看到一些網(wǎng)絡(luò)媒體使用“突破歐美封鎖”、“中國彎道超車”的報道出來。
近日，我國的中微半導(dǎo)體在兩年前實現(xiàn)的 5nm 蝕刻機技術(shù)現(xiàn)在可以批量生產(chǎn)，并供貨給臺積電，成為 7nm 制程之后，唯一進入臺積電 5nm 產(chǎn)線的大陸本土半導(dǎo)體設(shè)備廠商。不過在某些自媒體那里，卻將這一蝕刻機技術(shù)當(dāng)成了光刻機技術(shù)來宣傳。這不僅看出人們對芯片技術(shù)的陌生，也能看出人們想要“造話題”的急功近利心態(tài)。
而另一則新聞則沒有引起人們更多注意。4 月 27 日，據(jù)路透社的報道，美國商務(wù)部出臺新規(guī)定，將要求美國公司向中國、俄羅斯等國出售集成電路、激光、雷達等某些物品必須獲得許可，并且廢除了某些美國技術(shù)及產(chǎn)品未經(jīng)許可而出口的例外條款。
美國此舉的目的是維護國家安全戰(zhàn)略，防止中國通過民用商業(yè)等途徑獲取美國先進技術(shù)轉(zhuǎn)為軍用。顯然，其實質(zhì)仍然是通過擴大外貿(mào)限制，阻止那些采用了美國技術(shù)的其他國家的公司向中國輸出這些先進技術(shù)和設(shè)備。
就芯片產(chǎn)業(yè)來說，引領(lǐng)當(dāng)前最先進的 7nm、5nm 芯片工藝的 EUV 光刻機一直掌握在荷蘭 ASML 公司手中，而我國大陸數(shù)家公司的購買訂單都因為“種種原因”而未能引入，其中最主要的原因就是美國政府的阻撓。
現(xiàn)在美國推行的貿(mào)易限制將讓我國進口這一設(shè)備的難度進一步加大，甚至于我們國內(nèi)從使用這一設(shè)備的芯片生產(chǎn)廠商購買芯片，都可能受到影響。
客觀來看，我們不僅沒有在最先進工藝的芯片制造中實現(xiàn)“彎道超車”，現(xiàn)在我們其實還處在“整體落后、局部趕上”的跟隨階段。
芯片自研之難，有復(fù)雜的大國博弈，有喧囂的產(chǎn)業(yè)競爭，也有隱微的技術(shù)之困。本文我們主要從技術(shù)之困，來深入到半導(dǎo)體產(chǎn)業(yè)的方寸之地，看下當(dāng)前的芯片的技術(shù)難點和下一步發(fā)展。
納米級芯片是如何制造出來的？
1965 年，戈登摩爾提出：集成電路上可容納的元器件的數(shù)量每隔 18 至 24 個月就會增加一倍，性能也將提升一倍。此后的半個世紀(jì)，摩爾定律有效地預(yù)測了半導(dǎo)體產(chǎn)業(yè)的發(fā)展。1971 年，Intel 發(fā)布了第一個中央處理器 4004，采用 10 微米工藝生產(chǎn)，僅包含 2300 多個晶體管。而如今的一個 7nm EUV 芯片晶體管多達 100 億個?？梢韵胍娔柖伤沂镜脑鲩L魔力。
那么，如何在一個指甲蓋大小的晶片上，放置數(shù)十億到上百億的晶體管呢？
這就需要整體上了解下 IC（集成電路）芯片的制造工藝了。IC 芯片的制造可以分為四個階段，分別是設(shè)計、制作、封裝和測試，制作又分為硅提純、切割晶圓、光刻、蝕刻、重復(fù)、分層等步驟，其中以 IC 設(shè)計和光刻最為關(guān)鍵。
IC 設(shè)計是芯片制造的基礎(chǔ)。IC 設(shè)計要先完成規(guī)格制定，以滿足硬件的最終使用要求；然后要完成芯片細節(jié)的設(shè)計，也就是使用硬體描述語言（HDL）將電路描寫出來。在規(guī)格制定和芯片細節(jié)設(shè)計完成后，再畫出平面的設(shè)計藍圖，以完成邏輯合成。最后，將合成完的程式碼再放入另一套 EDA 工具，進行電路布局與繞線（Place And Route），形成一層層光罩，而最終由光罩疊起合成一枚芯片。
（完成電路布局與繞線的分層的光罩，一種顏色為一層光罩）
設(shè)計工作完成后，下一步就是芯片的制作。首先，芯片的制作需要一塊平滑的基板，稱之為“晶圓”。晶圓是由氧化硅冶煉純化以及拉晶后得到的單晶硅構(gòu)成，硅晶圓柱再經(jīng)過鉆石刀的橫向切割和拋光之后，才可以形成芯片制造所需的硅晶圓片。
然后，IC 芯片就像是用樂高積木蓋房子一樣，將設(shè)計好的電路在硅片基底上面一層。一層又一層的堆疊出來。這里就要使用到“光刻”的方法。
（IC 電路 3D 剖面圖，藍色為晶圓，紅色和黃色為層疊的電路）
首先在硅晶圓片上涂一層光刻膠，然后放上掩模版，再用光束照射掩模版。經(jīng)過一段時間的曝光，被照射的光刻膠區(qū)域發(fā)生變化，然后再用化學(xué)試劑刻蝕，就在硅片上留下了想要的圖形。這個過程就稱之為“光刻”。
然后，是對硅片進行摻雜，也就是加入三族（硼）或者五族（磷）元素，形成相應(yīng)的 P 型或者 N 型晶體管。硅片上面殘留的光刻膠的部分就會阻擋摻雜元素進入下面的硅片，而對于那些光刻膠被刻蝕的區(qū)域，摻雜元素就會進入硅片，形成晶體管了。
（CPU 內(nèi)部的層狀結(jié)構(gòu)，最下層為器件層，線寬最窄，即 MOSFET 晶體管）
整體上，一塊圓形硅晶薄片穿梭在各種極端精密的加工設(shè)備之間，要經(jīng)過晝夜無休地被連續(xù)加工兩個月，進行熱處理、光刻、刻蝕、清洗、沉積等成百上千道工序，在硅片表面制作出只有發(fā)絲直徑千分之一的溝槽或電路，最終集成了海量的微小電子器件，經(jīng)切割、封裝，成為現(xiàn)代電子設(shè)備當(dāng)中最核心的硬件——芯片。
因為要在如此小的空間里放上億個半導(dǎo)體元件，那么晶體管的尺寸就要達到了納米量級。直觀地理解，我們的指甲的厚度大約是 0.1 毫米，而 1 納米就相當(dāng)于我們指甲厚度的十萬分之一。
所謂制程，就是在芯片中最基本功能單位門電路的寬度，也就是線寬。縮小線寬的作用，就是在更小的芯片中塞入更多的晶體管，可以增加處理器的運算效率，降低成本；或者是在滿足運算的前提下，減少芯片體積，以降低耗電量和滿足設(shè)備輕薄、微小化的需求。
現(xiàn)在主流的納米級制程是 10nm 和 7nm，最先進的制程已經(jīng)達到 5nm，并正在向 3nm 演進。
5nm 工藝制程如何實現(xiàn)？
盡管縮小制程帶來性能和功耗等諸多好處，但實際上，受到物理界限和漏電問題的制約，制程變小并不是無限制的。
我們知道，信息世界是由 0 和 1 二進制生成的，而晶體管就是將 0101 之類的數(shù)字信息轉(zhuǎn)換成電信號的半導(dǎo)體硬件。晶體管由“溝道”和“柵極”組成，其中電流在半導(dǎo)體的源極和漏極之間流動，“柵極”用于管理流過“溝道”的電流。，“門”通過放大電信號并且還用作開關(guān)，產(chǎn)生二進制的系統(tǒng)數(shù)據(jù)。隨著晶體管變小，源極和漏極之間的距離變小，使得作為開關(guān)的晶體管難以工作。
具體來講，晶體管的門與通道之間有一層絕緣的二氧化硅，作用就是防止漏電流，自然絕緣層越厚絕緣作用越好。然而隨著工藝的發(fā)展，這個絕緣層的厚度被慢慢削減，原本僅數(shù)個原子層厚的二氧化硅絕緣層變得更薄，進而導(dǎo)致泄漏更多電流，泄漏的電流又增加了芯片額外的功耗。
為應(yīng)對這些挑戰(zhàn)，第一個重要改進出現(xiàn)在 2000 年后，為應(yīng)對絕緣層的漏電，工程師使用了更多的新型絕緣材料，即使其他組件繼續(xù)收縮，絕緣層也不再收縮。第二個是對晶體管的結(jié)構(gòu)進行劇烈改進。當(dāng)晶體管的制程進入到 25nm 以下的時候，即使是更絕緣的材料也不能防止漏電。原先的平面晶體管（PlanarFET）的尺寸就已達到其物理極限，而一種采用更復(fù)雜的三維立體結(jié)構(gòu)（FinFET）的鰭式晶體管應(yīng)運而生。
（英特爾采用 FinFET（Tri-Gate）技術(shù)，減少因物理現(xiàn)象所導(dǎo)致的漏電現(xiàn)象）
平面晶體管僅允許溝道和柵極僅在一個平面中接觸，但是鰭式晶體管具有三維結(jié)構(gòu)，其允許溝道的三個側(cè)面（不包括其底部）與柵極接觸。?這種與柵極的增加的接觸改善了半導(dǎo)體性能并且增加了工作電壓的降低，解決了由短溝道效應(yīng)引起的問題。
從 2011 年發(fā)布的 22nm 節(jié)點到 2019 年公布的 5nm 節(jié)點，這種 FinFET 立體結(jié)構(gòu)一直占據(jù)主導(dǎo)地位。
在 FinFET 結(jié)構(gòu)下，近幾年，手機芯片正取代筆記本電腦芯片，成為推動制程工藝?yán)^續(xù)發(fā)展的主要動力。
2016 年，誕生的三星 Exynos 9 和高通驍龍 835 等開始采用 10nm 制程的芯片。2018 年，蘋果在 iPhone XS 上首先用上了 7nm 制程的 A12 Bionic 芯片；緊隨其后，高通驍龍 855 和華為海思的麒麟 980 也采用了臺積電的 7nm 工藝。半導(dǎo)體器件制造工藝正式進入 7nm 時代。
2020 年正式進入 5nm 時代。驍龍 X60 成為全球首款基于 5nm 工藝打造的芯片，也是全球第一款 5nm 工藝的 5G 芯片。
但難度也同時存在，也就是 5nm 再繼續(xù)向下發(fā)展時，晶體管將經(jīng)歷穿過柵氧化層的量子隧穿，即使采用這種三維結(jié)構(gòu)也會出現(xiàn)漏電的情況。因此，5nm 制程一度曾被認(rèn)為是摩爾定律的終結(jié)。
而如果想推進到 3nm 制程，晶體管架構(gòu)還需要要實現(xiàn)一種全新的改造。
納米芯片下一步，向 3nm 以下邁進
在 5nm 制程之后，芯片的下一個完整技術(shù)節(jié)點就邁向了 3nm 制程。2017 年，臺積電宣布計劃在 2023 年開始批量生產(chǎn) 3 nm 工藝節(jié)點。在 2018 年初，IMEC 和 Cadence 表示，已經(jīng)使用極端紫外線光刻（EUV）和 193 nm 浸沒式光刻技術(shù)制作了 3 nm 測試芯片。
而今年初，三星率先宣布已經(jīng)成功制造出第一個 3nm 工藝的原型。在 3nm 技術(shù)節(jié)點上，三星采用一種新的環(huán)柵極(GAAFET)技術(shù)，也就是在 GAAFET 之上獨創(chuàng)一種優(yōu)化后的 MBCFET 結(jié)構(gòu)版本，可以稱為納米片(Nanosheet)。
據(jù)報道，環(huán)柵極(GAA)的結(jié)構(gòu)，是在 FinFET 中的柵極被三面環(huán)繞的溝道包圍的基礎(chǔ)上的提升，即被四面溝道包圍。這一結(jié)構(gòu)使總硅片尺寸減小了 35％，同時功耗也降低了 50％，實現(xiàn)了更好的供電與開關(guān)特性。
（全環(huán)柵極技術(shù) GAAFET）
在納米片的制程中，第一步是在基底上交替沉積硅鍺層和硅層，形成超晶格結(jié)構(gòu)。因為有鍺的含量，需要形成一個良好的屏蔽襯層。這樣每一個疊層由三層硅鍺和三層硅組成。第二步，在疊層上設(shè)計微小的片狀結(jié)構(gòu)，緊接著再形成淺溝隔離結(jié)構(gòu)，以及形成內(nèi)間隔區(qū)(inner spacers)。第三步，再在超晶格結(jié)構(gòu)中去除硅鍺層，在它們之間留下帶間隔區(qū)的硅層。每一個硅層構(gòu)成器件中的納米片或者溝道的基礎(chǔ)。最后是沉積高 K（高絕緣屬性）材料作為柵極，在納米片之間形成最小的間隔區(qū)。
（采用 MBCFET 結(jié)構(gòu)的 Nanosheet）
典型的 GAA 晶體管是納米柱，直徑才 1nm 大小，但是溝道需要盡可能寬地允許大量電流通過，所以三星把這幾根納米柱改成面積大的納米片，被稱為 MBCFET 晶體管（多橋通道場效應(yīng)晶體管）。這是三星的專利設(shè)計，MBCFE 通過將線形通道結(jié)構(gòu)與二維納米片對齊，增加了與柵極接觸的面積，從而實現(xiàn)更簡單的器件集成以及增加電流，再次實現(xiàn)了功耗降低與性能提升的雙向升級。
我們看到，隨著晶體管微縮到只有幾個原子厚的尺寸，晶體管制程迅速接近物理極限，相比較于摩爾定律的預(yù)計，晶體管密度的增長已經(jīng)開始放緩。
但是，在業(yè)內(nèi)屢次認(rèn)為已經(jīng)逼近摩爾定律極限的情況下，芯片的制程工藝都又在不斷突破新的記錄。芯片在納米級制程工藝上的提升，將帶來晶體管密度的繼續(xù)增加，這可以使得芯片包含更多種類的專用電路。這意味著，一個芯片可以調(diào)用不同的專用電路，執(zhí)行包括一些優(yōu)化的 AI 算法和其他針對不同類型的專門計算。
當(dāng)然，半導(dǎo)體復(fù)雜性的增加，也意味著先進芯片制造的成本的大幅攀升，其中包括高端人才的需求，高端光刻機設(shè)備的采購等。當(dāng)固定成本的增長超過了大多數(shù)半導(dǎo)體企業(yè)的利潤增長，導(dǎo)致了在先進芯片的制造上形成了更高的進入壁壘，能夠進入先進節(jié)點生產(chǎn)的晶圓代工廠數(shù)量正在減少。
對于我國來說，正如開頭提到到，除了高企的成本和研發(fā)費用外，還有貿(mào)易限制等其他非技術(shù)因素，我國自研的光刻機裝備還停留在 22nm 的光刻工藝水平上。
我們在看到國產(chǎn)半導(dǎo)體設(shè)備產(chǎn)業(yè)實現(xiàn)突破的同時，也要冷靜地認(rèn)識到我們與國際先進芯片工藝上面的巨大差距。
從篳路藍縷到砥礪前行，仍然是未來國內(nèi)半導(dǎo)體產(chǎn)業(yè)的必由之路。
