Intel FPGA板級(jí)設(shè)計(jì)的流程

引言：本文我們介紹下Intel FPGA板級(jí)設(shè)計(jì)相關(guān)的內(nèi)容，主要對(duì)板級(jí)設(shè)計(jì)一些需要考慮的關(guān)鍵內(nèi)容進(jìn)行描述。

1.概述

許多系統(tǒng)設(shè)計(jì)中，一個(gè)典型的設(shè)計(jì)流程開始于市場(chǎng)需求文檔(MRD)，該文檔說明了高水平的可行性報(bào)告和將要開發(fā)產(chǎn)品的技術(shù)要求。在該文檔批準(zhǔn)后，項(xiàng)目負(fù)責(zé)團(tuán)隊(duì)會(huì)利用它產(chǎn)生一個(gè)更加詳細(xì)的產(chǎn)品需求文檔（PRD）。產(chǎn)品需求文檔典型的說明產(chǎn)品架構(gòu)的實(shí)現(xiàn)，甚至明確某些產(chǎn)品中要求的關(guān)鍵器件。設(shè)計(jì)者會(huì)根據(jù)產(chǎn)品需求文檔產(chǎn)生詳細(xì)的設(shè)計(jì)說明書。

在復(fù)雜的系統(tǒng)設(shè)計(jì)中，由于FPGA可編程的特性和集成了高速收發(fā)器，使得它是一個(gè)頻繁使用的關(guān)鍵器件。由于它的靈活性，F(xiàn)PGA已經(jīng)成為系統(tǒng)設(shè)計(jì)的核心器件，允許設(shè)計(jì)者容易的橋接不同的技術(shù)和驅(qū)動(dòng)高速背板。然而，正是因?yàn)樗撵`活性，如果FPGA設(shè)計(jì)者不熟悉FPGA設(shè)計(jì)過程，使得FPGA設(shè)計(jì)可能成為一種挑戰(zhàn)。

2.FPGA設(shè)計(jì)流程

圖1顯示了典型的Intel FPGA設(shè)計(jì)流程。

圖1、典型的Intel FPGA設(shè)計(jì)流程

2.1 器件選擇

典型的FPGA設(shè)計(jì)開始于選擇最能滿足系統(tǒng)需求的Altera器件開始，如I/O管腳數(shù)量、LVDS通道數(shù)、時(shí)鐘和PLL資源、嵌入式RAM數(shù)量、DSP模塊以及收發(fā)器個(gè)數(shù)等等。當(dāng)一個(gè)選擇的器件的資源和性能能夠滿足需求，原理圖和FPGA HDL設(shè)計(jì)可以進(jìn)行了。

2.2 原理圖符號(hào)產(chǎn)生

原理圖開始設(shè)計(jì)首先要設(shè)計(jì)FPGA符號(hào)。由于FPGA 大部分I/O管腳的可編程性，在此階段小心的管腳規(guī)劃可以幫助減少布線的復(fù)雜度和減少PCB層數(shù)。利用一下慣例產(chǎn)生原理圖符號(hào)。

考慮電路板上系統(tǒng)級(jí)的器件互聯(lián)布局規(guī)劃，盡可能減少布線階段的信號(hào)交叉?？删幊蘄/O命名時(shí)最好可以指示它們暗含的功能，以使原理圖具有可讀性。

命名專用管腳，如配置管腳和電源管腳，可以使用它們的專用功能命名。

1. 在QuartusII軟件中編譯最終的管腳分配，以確保滿足器件要求和I/O布局規(guī)則。

2.3 原理圖設(shè)計(jì)

當(dāng)一個(gè)已驗(yàn)證的符號(hào)完成后，根據(jù)它們的使用要求，原理圖輸入連接所有的FPGA管腳到它們各自的接口。Intel FPGA管腳可以分成以下幾種類型：

1. 配置和JTAG管腳。由于FPGA是基于SRAM工藝的器件，因此每次器件上電時(shí)，它們都要求配置數(shù)據(jù)重新加載。這些管腳利用QuartusII軟件產(chǎn)生的配置數(shù)據(jù)編程FPGA。有些管腳是專用的配置管腳，而其他管腳也可以在器件配置完成后用作用戶I/O來使用。Altera器件支持多種配置方案，具體選擇根據(jù)設(shè)計(jì)需求。時(shí)鐘和PLL輸入。FPGA內(nèi)部的時(shí)鐘將其分為幾個(gè)區(qū)域。例如，Stratix IV器件，時(shí)鐘區(qū)域被分為全局時(shí)鐘網(wǎng)絡(luò)、局部時(shí)鐘網(wǎng)絡(luò)和PLL輸出。專用的時(shí)鐘輸入管腳提供外部時(shí)鐘源輸入到這些全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò)，以及器件內(nèi)的PLL輸入。由于專用時(shí)鐘輸入管腳和PLL的固定位置，并不是每個(gè)時(shí)鐘管腳都可驅(qū)動(dòng)器件所有的區(qū)域和PLL資源。因此時(shí)鐘管腳分配時(shí)必須考慮該管腳可用的內(nèi)部時(shí)鐘域和PLL資源。 用戶I/O。I/O管腳被設(shè)計(jì)成支持寬范圍的工業(yè)I/O標(biāo)準(zhǔn)，允許靈活地滿足不同技術(shù)需求。I/O管腳分配在器件的成為I/O BANK的區(qū)域?；谄骷?，這些I/O管腳可以提供附加的特性，如片上終端電阻、可編程驅(qū)動(dòng)電流、可編程沿速率和為改善信號(hào)完整性的可編程延遲，不需要外部器件控制。然而，由于在一個(gè)I/O BANK內(nèi)只能提供一個(gè)I/O電壓和參考電壓，使用不同VCCIO貨參考電VREF的混合I/O標(biāo)準(zhǔn)在同一個(gè)BANK內(nèi)是不允許的。因此，要仔細(xì)進(jìn)行管腳規(guī)劃，以盡可能提高BANK管腳的利用率。使用一下選項(xiàng)檢查I/O管腳分配。

• 為每一個(gè)I/O選擇一個(gè)穩(wěn)定的信號(hào)類型和I/O標(biāo)準(zhǔn)確保目標(biāo)I/O BANK中支持恰當(dāng)?shù)腎/O標(biāo)準(zhǔn)同一個(gè)BANK內(nèi)的I/O管腳分享同一個(gè)VCCIO電壓驗(yàn)證每個(gè)I/O BANK內(nèi)所有的輸出信號(hào)電平滿足VCCIO電壓驗(yàn)證每個(gè)I/O BANK內(nèi)所有的參考電壓使用I/O BANK參考電壓VREF檢查I/O支持的LVDS特性為存儲(chǔ)器接口使用專用的DQ/DQS管腳和DQ信號(hào)組QuartusII軟件中驗(yàn)證過的管腳分配

2.4 高速收發(fā)器

高速收發(fā)器管腳實(shí)現(xiàn)如PCIe、SATA、10G以太網(wǎng)、XAUI等等。成功的串行接口設(shè)計(jì)的前提是，很好的理解高速設(shè)計(jì)技術(shù)以最小I/O抖動(dòng)和最大收發(fā)器張開的眼圖。

2.5 電源供電

電源管腳為數(shù)字和模擬模塊提供電源，如邏輯核資源、I/O、PLL及收發(fā)器。模擬PLL和收發(fā)器的電源軌對(duì)噪聲是非常敏感的，因此要仔細(xì)設(shè)計(jì)隔離和去耦，以最小化噪聲對(duì)性能的影響。電源軌的隔離可以在PCB層疊和板級(jí)布線時(shí)定義。

2.6 PCB層疊設(shè)計(jì)

PCB層疊設(shè)計(jì)與原理圖輸入是同時(shí)進(jìn)行的，PCB層疊設(shè)計(jì)要與PCB制造商緊密溝通。大部分PCB制造商免費(fèi)提供詳細(xì)的層疊設(shè)計(jì)，以滿足工程要求。一個(gè)典型的PCB層疊通常包含PCB使用的材料、層數(shù)、層的順序、阻抗控制要求、PCB填充以及成品厚度等。早期的PCB層疊完成對(duì)于執(zhí)行布線前仿真以及對(duì)PCB布線師制定布線規(guī)則是非常有用的。

2.7 電源設(shè)計(jì)和去耦

FPGA設(shè)計(jì)一個(gè)挑戰(zhàn)的部分是實(shí)現(xiàn)電源分配和去耦網(wǎng)絡(luò)。利用Intel的早期功耗估計(jì)器可以進(jìn)行功耗估計(jì)，或參考舊設(shè)計(jì)進(jìn)行資源功耗估算。利用電源分配網(wǎng)絡(luò)工具可以決定去耦需求。

2.8 散熱管理

除了利用EPE估計(jì)功耗外，還可以估算結(jié)溫。利用EPE工具，你可以確定散熱方案，以使FPGA工作在安全的操作范圍內(nèi)。

2.9 布線前仿真

為了驗(yàn)證關(guān)鍵信號(hào)的布線的信號(hào)完整性，Altera提供了完整的IBIS和HSPICE I/O緩沖模型，允許系統(tǒng)設(shè)計(jì)者進(jìn)行信號(hào)完整性仿真。這對(duì)決定關(guān)鍵網(wǎng)絡(luò)端接要求、串?dāng)_影響、長(zhǎng)度約束和其布線規(guī)則是非常有用過的。

2.10 布線設(shè)計(jì)

布線設(shè)計(jì)是將原理圖設(shè)計(jì)轉(zhuǎn)換成板級(jí)物理表征。一個(gè)普通的原則是提供布線者一個(gè)詳細(xì)的文檔，該文檔說明了板級(jí)布線所有的物理要求。通常包含詳細(xì)的電路板尺寸、層疊信息和順序、滿足信號(hào)完整性的所有的設(shè)計(jì)規(guī)則和其他規(guī)則滿足電路板制造商的要求。當(dāng)布線者理解這些布線要求后，就可以開始進(jìn)行布線設(shè)計(jì)。

2.11 布線后仿真

當(dāng)關(guān)鍵的布線完成后，Altera推薦進(jìn)行布線后仿真。當(dāng)布線后仿真確認(rèn)關(guān)鍵信號(hào)完成性完好時(shí)，布線者可以最終完成全部布線工作，以及后續(xù)工作。