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由于趨近物理極限，邏輯電路晶體管縮放速度放緩，降低標(biāo)準(zhǔn)單元高度成為實(shí)現(xiàn)縮放目標(biāo)的關(guān)鍵，在2021年度IITC會議中，imec團(tuán)隊(duì)提出了一種基于Forksheet器件結(jié)構(gòu)MOL優(yōu)化方案，實(shí)現(xiàn)了4T標(biāo)準(zhǔn)單元高度，在減少工藝步驟和成本的同時(shí)，提升了21%的PPA表現(xiàn)
研究背景
在芯片集成度和晶體管尺寸沿摩爾定律發(fā)展的過程中，驅(qū)動(dòng)CMOS邏輯電路微縮的關(guān)鍵因素是晶體管柵極間距和金屬間距兩大關(guān)鍵尺寸。然而，受物理尺寸限制，標(biāo)準(zhǔn)單元尺寸縮放進(jìn)度放緩，柵極間距尺寸的縮小也隨之遇到瓶頸。為解決這些難題，埋入式電源線(暫譯，buried power rail，以下簡稱BPR)和自對準(zhǔn)柵極觸點(diǎn)(暫譯，以下簡稱SAGC)等技術(shù)應(yīng)運(yùn)而生，成為將標(biāo)準(zhǔn)單元高度降低到5T*的主要技術(shù)助推劑。
Imec所提出的Forksheet器件結(jié)構(gòu)被認(rèn)為是nanosheet結(jié)構(gòu)的自然延伸，該結(jié)構(gòu)可以將pMOS與nMOS 間距縮到一個(gè)特征尺寸（工藝中最小的尺寸，此處應(yīng)指2nm）,這樣的間距允許標(biāo)準(zhǔn)單元高度在面積不變的情況下縮小到4T。
在典型的5T單元布線方案中，采用的是水平-垂直-水平（HVH），而垂直-水平-垂直（VHV）設(shè)計(jì)可以進(jìn)一步提高布線效率實(shí)現(xiàn)從5T到4T的高度縮小。
4T-HVH結(jié)構(gòu)與5T-VHV結(jié)構(gòu)對比
基于前述基礎(chǔ)，imec團(tuán)隊(duì)提出了一種基于Forksheet器件結(jié)構(gòu)的兩層 MOL方案和VHV路由方式，吸收Ml層，增加了晶體管有源區(qū)引腳孔徑，同時(shí)使4T高度的單元能夠用于2nm及以下技術(shù)節(jié)點(diǎn)。該成果以“Two-level MOL and VHV routing style to enable extreme height scaling beyond 2nm technology node”為題發(fā)表于2021年度IEEE IITC會議（全稱為IEEE International Interconnect Technology Conference），第一作者及通訊作者為Bilal Chehab。
*5T標(biāo)準(zhǔn)單元高度，指一個(gè)標(biāo)準(zhǔn)單元的高度，用“數(shù)字+T”來表示，T指track，電信號的傳輸線路必須走在track上，數(shù)字表示track數(shù)量，即單元高度內(nèi)允許布線的數(shù)量。
研究內(nèi)容
在這項(xiàng)研究中，imec團(tuán)隊(duì)提出了一種基于Forksheet器件與VHV布線的二級MOL方案，以實(shí)現(xiàn)2nm工藝節(jié)點(diǎn)的超低標(biāo)準(zhǔn)單元高度。通過使用額外的MOL層作，BEOL的M1層可以在MOL布線中部分吸收，從而從5T形成4T高度。
團(tuán)隊(duì)進(jìn)一步針對樣品進(jìn)行了性能測試，在64位ARM架構(gòu)下相比5T-HVH結(jié)構(gòu)有明顯的優(yōu)化提升。
二級MOL方案S/D方向及柵極方向截面圖
4T-HVH結(jié)構(gòu)與5T-VHV結(jié)構(gòu)俯視圖對比
RO性能測試結(jié)果對比
CMOS結(jié)構(gòu)中的Pull-up/down
4T-VHV和5T-HVH結(jié)構(gòu)單元庫的核心面積與利用率
垂直布線壅塞與pin密度關(guān)系圖（左）
頻率與PPA關(guān)系圖（右）
前景展望
根據(jù)imec團(tuán)隊(duì)測試結(jié)果，在64位ARM架構(gòu)的實(shí)驗(yàn)條件下，相比工藝步驟更多、成本更高的5T-HVH結(jié)構(gòu)，該樣品PPA提高了21%，說明了MOL和BEOL工藝步驟的協(xié)同優(yōu)化與FEOL的協(xié)同優(yōu)化對于延續(xù)摩爾定律同樣重要。
團(tuán)隊(duì)介紹
Bilal Chehab，imec研發(fā)工程師，他于意大利帕維亞大學(xué)大學(xué)取得博士學(xué)位后,加入imec從事集成電路研發(fā)工作，目前專注于標(biāo)準(zhǔn)單元和邏輯電路布線的DTCO/STCO等協(xié)同優(yōu)化技術(shù)。
IMEC，全稱：Interuniversity Microelectronics Centre，即比利時(shí)微電子研究中心，是一家成立于?1984?年的科技研發(fā)中心，?總部設(shè)在比利時(shí)魯汶。IMEC?的戰(zhàn)略定位為納米電子和數(shù)字技術(shù)領(lǐng)域全球領(lǐng)先的前瞻性重大創(chuàng)新中心，IMEC?從?2004?年起參與了從45nm到7nm的芯片前沿技術(shù)的研發(fā)。
