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基于FPGA的數(shù)字頻率計源碼(基于DE2開發(fā)板)

2016/07/22
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基于FPGA數(shù)字頻率計介紹:

       數(shù)字頻率計是一種基本的測量儀器,是用數(shù)字顯示被測信號頻率的儀器,被測信號可以是正弦波,方波或其它周期性變化的信號。如配以適當?shù)?a class="article-link" target="_blank" href="/tag/%E4%BC%A0%E6%84%9F%E5%99%A8/">傳感器,可以對多種物理量進行測試,比如機械振動的頻率,轉(zhuǎn)速,聲音的頻率以及產(chǎn)品的計件等等。因此,它被廣泛應用與航天、電子、測控等領域。

      它的基本測量原理是,首先讓被測信號與標準信號一起通過一個閘門,然后用計數(shù)器計數(shù)信號脈沖的個數(shù),把標準時間內(nèi)的計數(shù)的結(jié)果,用鎖存器鎖存起來,最后用顯示譯碼器,把鎖存的結(jié)果用液晶顯示器顯示出來。根據(jù)數(shù)字頻率計的基本原理,本文設計方案的基本思想是分為四個模塊來實現(xiàn)其功能,即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、計數(shù)模塊、鎖存器模塊和顯示模塊等幾個單元,并且分別用VHDL對其進行編程,實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、顯示電路等。

       而且,本設計方案還要求,被測輸入信號的頻率范圍自動切換量程,控制小數(shù)點顯示位置,并以十進制形式顯示。本文詳細論述了利用VHDL硬件描述語言設計,并在EDA(電子設計自動化)工具的幫助下,用大規(guī)模可編程器件(CPLD)實現(xiàn)數(shù)字頻率計的設計原理及相關(guān)程序。特點是:無論底層還是頂層文件均用VerilogHDL語言編寫,避免了用電路圖設計時所引起的毛刺現(xiàn)象;改變了以往數(shù)字電路小規(guī)模多器件組合的設計方法。

       整個頻率計設計在一塊CPLD芯片上,與用其他方法做成的頻率計相比,體積更小,性能更可靠。該設計方案對其中部分元件進行編程,實現(xiàn)了閘門控制信號、多路選擇電路、計數(shù)電路、位選電路、段選電路等。

附件內(nèi)容截圖:

  • 基于FPGA的數(shù)字頻率計(基于DE2開發(fā)板).zip
    描述:數(shù)字頻率計源碼

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