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數(shù)字邏輯電路

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數(shù)字邏輯電路課程是南京理工大學(xué)于2017年09月04日首次在中國(guó)大學(xué)MOOC開(kāi)設(shè)的慕課、國(guó)家精品在線開(kāi)放課程。該課程授課教師是王建新、蔣立平、班恬、姜萍、花漢兵、譚雪琴。據(jù)2021年3月中國(guó)大學(xué)MOOC官網(wǎng)顯示，該課程已開(kāi)課8次。數(shù)字邏輯電路課程共有14單元，包括數(shù)字邏輯基礎(chǔ)、邏輯代數(shù)的標(biāo)準(zhǔn)形式、組合邏輯電路的分析與設(shè)計(jì)、Verilog HDL和FPGA設(shè)計(jì)入門(mén)、同步時(shí)序電路的分析、半導(dǎo)體存儲(chǔ)器及可編程邏輯器件等內(nèi)容。

數(shù)字邏輯電路課程是南京理工大學(xué)于2017年09月04日首次在中國(guó)大學(xué)MOOC開(kāi)設(shè)的慕課、國(guó)家精品在線開(kāi)放課程。該課程授課教師是王建新、蔣立平、班恬、姜萍、花漢兵、譚雪琴。據(jù)2021年3月中國(guó)大學(xué)MOOC官網(wǎng)顯示，該課程已開(kāi)課8次。數(shù)字邏輯電路課程共有14單元，包括數(shù)字邏輯基礎(chǔ)、邏輯代數(shù)的標(biāo)準(zhǔn)形式、組合邏輯電路的分析與設(shè)計(jì)、Verilog HDL和FPGA設(shè)計(jì)入門(mén)、同步時(shí)序電路的分析、半導(dǎo)體存儲(chǔ)器及可編程邏輯器件等內(nèi)容。收起

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  • 數(shù)字邏輯怎么把邏輯圖畫(huà)成電路圖
    獵芯小編教你將數(shù)字邏輯中的邏輯圖畫(huà)成電路圖是一個(gè)涉及多個(gè)步驟的過(guò)程，以下是一個(gè)詳細(xì)的指導(dǎo)： 一、理解邏輯圖 首先，需要深入理解邏輯圖所表達(dá)的邏輯功能。邏輯圖通常使用與、或、非等邏輯門(mén)符號(hào)來(lái)表示邏輯變量之間的關(guān)系。理解這些符號(hào)及其代表的邏輯操作是轉(zhuǎn)換的第一步。 二、列出邏輯表達(dá)式 從邏輯圖的輸入端開(kāi)始，逐級(jí)寫(xiě)出每個(gè)邏輯符號(hào)輸出端的邏輯表達(dá)式。這通常涉及將邏輯門(mén)符號(hào)(如與門(mén)、或門(mén)、非門(mén))轉(zhuǎn)換為對(duì)應(yīng)的邏
  • 數(shù)字邏輯電路之邏輯門(mén)非邏輯
    在數(shù)字電路中，基礎(chǔ)邏輯門(mén)最后一個(gè)為非門(mén)，非門(mén)又叫反向器，是將輸入信號(hào)取反然后輸出。
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    2021/10/30
  • Verilog HDL基礎(chǔ)之：程序基本結(jié)構(gòu)
    Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。
  • Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)(原創(chuàng))
    Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)。數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)（有延時(shí)），與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。時(shí)序邏輯：輸出不只是當(dāng)前輸入的邏輯電平的函數(shù)，還與電路目前所處的狀態(tài)有關(guān)。
  • 發(fā)射極功能邏輯電路
    發(fā)射極功能邏輯電路（Emitter-Coupled Logic, ECL）是一種常用的數(shù)字邏輯電路，廣泛應(yīng)用于高速和高性能的數(shù)字系統(tǒng)中。ECL電路以其快速響應(yīng)、穩(wěn)定性和低功耗而聞名，并在通信、計(jì)算機(jī)和數(shù)據(jù)傳輸?shù)阮I(lǐng)域得到廣泛應(yīng)用。