加入星計(jì)劃，您可以享受以下權(quán)益：

  • 創(chuàng)作內(nèi)容快速變現(xiàn)
  • 行業(yè)影響力擴(kuò)散
  • 作品版權(quán)保護(hù)
  • 300W+ 專業(yè)用戶
  • 1.5W+ 優(yōu)質(zhì)創(chuàng)作者
  • 5000+ 長期合作伙伴
立即加入

PLL

加入交流群
掃碼加入
獲取工程師必備禮包
參與熱點(diǎn)資訊討論

PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時鐘信號，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時鐘信號。

PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時鐘信號，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時鐘信號。收起

查看更多

設(shè)計(jì)資料

查看更多
  • SOC里晶振和PLL分別發(fā)揮什么作用？
    晶發(fā)電子專注17年晶振生產(chǎn),晶振產(chǎn)品包括石英晶體諧振器、振蕩器、貼片晶振、32.768Khz時鐘晶振、有源晶振、無源晶振等，產(chǎn)品性能穩(wěn)定,品質(zhì)過硬,價格好,交期快.國產(chǎn)晶振品牌您值得信賴的晶振供應(yīng)商。在現(xiàn)代電子設(shè)備中，SOC作為一種集成度極高的芯片，包含了處理器、內(nèi)存、外設(shè)接口等多個功能模塊。為了確保這些模塊的協(xié)調(diào)工作，需要一個精確且穩(wěn)定的時鐘信號。晶振和PLL是SOC中生成和管理時鐘信號的關(guān)鍵組
  • 燦芯半導(dǎo)體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關(guān)解決方案
    一站式定制芯片及IP供應(yīng)商——燦芯半導(dǎo)體（上海）股份有限公司（燦芯股份，688691）宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)（fractional-N PLL） IP，支持24bits高精度小數(shù)分頻，最高輸出頻率4.5Ghz，另外還支持?jǐn)U頻時鐘（SSC）功能，可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。 PLL電路一般用于產(chǎn)生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關(guān)系。小數(shù)分頻P
  • 解決ORAN基礎(chǔ)設(shè)施中面臨的網(wǎng)絡(luò)同步挑戰(zhàn)
    解決ORAN基礎(chǔ)設(shè)施中面臨的網(wǎng)絡(luò)同步挑戰(zhàn)
    開放式無線接入網(wǎng)絡(luò)（ORAN）技術(shù)的市場規(guī)模及其在實(shí)施5G服務(wù)中的作用呈現(xiàn)出快速增長的潛力。各大移動網(wǎng)絡(luò)運(yùn)營商（MNO）都在尋求更低的成本、更高的靈活性以及避免供應(yīng)商鎖定的能力。這些優(yōu)勢可通過采用多家供應(yīng)商的可互操作技術(shù)來實(shí)現(xiàn)。運(yùn)營商也可以從實(shí)時性能中受益。 ORAN代表著無線接入網(wǎng)絡(luò)（RAN）演進(jìn)的最新進(jìn)展，RAN始于1979年1G的推出。2G于1991年推出，3G于2001年推出。4G長期演進(jìn)
  • 從電源管理模塊入手，助你實(shí)現(xiàn)高性能的PLL設(shè)計(jì)
    從電源管理模塊入手，助你實(shí)現(xiàn)高性能的PLL設(shè)計(jì)
    基本構(gòu)建模塊，通常用在無線電接收機(jī)或發(fā)射機(jī)中，主要提供"本振"(LO)功能；也可用于時鐘信號分配和降噪，而且越來越多地用作高采樣速率模數(shù)或數(shù)模轉(zhuǎn)換的時鐘源。由于每一代PLL的噪聲性能都在改善，因此電源噪聲的影響變得越來越明顯，某些情況下甚至可限制噪聲性能。我們今天討論下圖1所示的基本PLL方案，并考察每個構(gòu)建模塊的電源管理要求。
  • 學(xué)子專區(qū)—ADALM2000實(shí)驗(yàn)：鎖相環(huán)
    目標(biāo) 本實(shí)驗(yàn)活動介紹鎖相環(huán)(PLL)。PLL電路有一些重要的應(yīng)用，例如信號調(diào)制/解調(diào)（主要是頻率和相位調(diào)制）、同步、時鐘和數(shù)據(jù)恢復(fù)，以及倍頻和頻率合成。在這項(xiàng)實(shí)驗(yàn)中，您將建立一個簡單的PLL電路，讓您對PLL操作有基本的了解。 背景知識 PLL是一種反饋系統(tǒng)，用于調(diào)節(jié)或鎖定壓控振蕩器(VCO)輸出與輸入基準(zhǔn)信號之間的相位差，如圖1所示。VCO是一種振蕩器，其輸出頻率是某個輸入控制電壓的函數(shù)。通常，