泰瑞達(dá)亮相SEMICON China：解讀異構(gòu)集成和Chiplet時(shí)代下，測(cè)試行業(yè)的機(jī)遇與挑戰(zhàn)

全球先進(jìn)的自動(dòng)測(cè)試設(shè)備供應(yīng)商泰瑞達(dá)（NASDAQ:TER）宣布，受邀出席了SEMICON China 2023同期舉辦的“先進(jìn)封裝論壇 - 異構(gòu)集成”活動(dòng)。在活動(dòng)中，泰瑞達(dá)Complex SOC事業(yè)部亞太區(qū)總經(jīng)理張震宇發(fā)表題為《異構(gòu)集成和Chiplet時(shí)代下，芯片測(cè)試行業(yè)的機(jī)遇與挑戰(zhàn)》的精彩演講，生動(dòng)介紹泰瑞達(dá)對(duì)于先進(jìn)封裝，在質(zhì)量和成本之間找到平衡和最優(yōu)方案的經(jīng)驗(yàn)和見(jiàn)解。

SEMICON China是中國(guó)最重要的半導(dǎo)體行業(yè)盛事之一，見(jiàn)證中國(guó)半導(dǎo)體制造業(yè)的茁壯成長(zhǎng)。本屆“先進(jìn)封裝論壇 - 異構(gòu)集成”活動(dòng)邀請(qǐng)全球產(chǎn)業(yè)鏈代表領(lǐng)袖和專家，共同探討先進(jìn)封裝、異構(gòu)集成的前沿技術(shù)、發(fā)展路線和產(chǎn)業(yè)生態(tài)，以及產(chǎn)業(yè)發(fā)展的機(jī)會(huì)。作為受邀嘉賓之一，張震宇先生通過(guò)演講向大家解讀在先進(jìn)封裝不可阻擋的趨勢(shì)下，芯片測(cè)試行業(yè)面臨的機(jī)遇和挑戰(zhàn)，并分享如何通過(guò)與產(chǎn)業(yè)鏈的合作，采用更加靈活的測(cè)試策略。

泰瑞達(dá)Complex SOC事業(yè)部亞太區(qū)總經(jīng)理張震宇

測(cè)試“左移”還是“右移”是一個(gè)重要的選擇題

在摩爾定律發(fā)展勢(shì)緩的大背景下，以Chiplet和異構(gòu)集成為代表的先進(jìn)封裝技術(shù)成為繼續(xù)滿足系統(tǒng)微型化、多功能化的方法之一。但與單芯片制造相比，Chiplet或3D先進(jìn)封裝技術(shù)在設(shè)計(jì)、制造、封裝測(cè)試等環(huán)節(jié)都面臨著多重挑戰(zhàn)，其中尤其凸顯的一個(gè)是質(zhì)量成本（Cost of Quality）的挑戰(zhàn)。特別是在綜合考慮KGD（Known Good Die）測(cè)試、最終測(cè)試和系統(tǒng)級(jí)測(cè)試（System Level Test）等更復(fù)雜測(cè)試流程時(shí)，優(yōu)化總體質(zhì)量成本的策略至關(guān)重要。

為了降低成本，需要在制造流程的早期降低缺陷逃逸率。張震宇先生表示：“測(cè)試左移是把測(cè)試的重心向制造流程的早期傾斜，通過(guò)降低報(bào)廢成本而減少總體制造成本。”在實(shí)現(xiàn)“Known Good Die（KGD）”目標(biāo)時(shí)，需要通過(guò)測(cè)試左移來(lái)增加晶圓測(cè)試覆蓋率，提高KGD的良率。

然而在“向左”移動(dòng)的過(guò)程中，測(cè)試成本會(huì)增加，缺陷逃逸率降低帶來(lái)的報(bào)廢成本降低的邊際效應(yīng)卻在遞減。因此，適當(dāng)?shù)摹坝乙啤痹谥圃爝^(guò)程中也是非常有必要的。測(cè)試右移是將更多測(cè)試移到制造流程的后期，在保證質(zhì)量水平的同時(shí)，可以降低測(cè)試成本。通常在晶圓測(cè)試、任務(wù)模式測(cè)試或需要較長(zhǎng)時(shí)間測(cè)試的掃描（SCAN）測(cè)試中可以“右移”。這些測(cè)試可以轉(zhuǎn)移到最終測(cè)試或系統(tǒng)級(jí)測(cè)試中，以實(shí)現(xiàn)在可控測(cè)試成本的同時(shí)達(dá)到需要的產(chǎn)品質(zhì)量水平。

在面對(duì)“左移”還是“右移”的選擇中，張震宇先生提到，優(yōu)化測(cè)試策略是一個(gè)動(dòng)態(tài)和持續(xù)的過(guò)程。大數(shù)據(jù)為測(cè)試策略的決策提供了依據(jù)。泰瑞達(dá)靈活測(cè)試方案和工具組合，可以在整個(gè)芯片制造流程中靈活調(diào)整測(cè)試策略，持續(xù)優(yōu)化制造成本和保障質(zhì)量。

泰瑞達(dá)測(cè)試方案，優(yōu)化先進(jìn)封裝質(zhì)量成本

在先進(jìn)封裝技術(shù)成為主旋律的時(shí)代下，僅僅減少缺陷逃逸率并不是優(yōu)化經(jīng)濟(jì)效益的全部手段。在制造的過(guò)程中，需要彌合從設(shè)計(jì)到測(cè)試之間的差距，使產(chǎn)品從設(shè)計(jì)，到制造、封裝和測(cè)試工程無(wú)縫合作，從而加速產(chǎn)品開發(fā)和量產(chǎn)。

在此方面，泰瑞達(dá)推出了PortBridge工具，其可以降低測(cè)試開發(fā)過(guò)程中的不確定性，助力用戶快速定義、開發(fā)、調(diào)試、優(yōu)化測(cè)試程序并投入生產(chǎn)。目前泰瑞達(dá)的UltraFLEX系列測(cè)試機(jī)已具備PortBridge功能。

在演講的結(jié)尾，張震宇先生表示：“通過(guò)在早期減少缺陷逃逸率，并通過(guò)鏈接、管理和分析從設(shè)計(jì)、制造、封裝和測(cè)試產(chǎn)生的數(shù)據(jù)來(lái)優(yōu)化成本，保障質(zhì)量，快速實(shí)現(xiàn)量產(chǎn)目標(biāo)是完全可行的。在這個(gè)過(guò)程中，EDA公司、DFT、運(yùn)營(yíng)、晶圓代工廠、封測(cè)廠、ATE/SLT供應(yīng)商團(tuán)隊(duì)之間還需共同努力、緊密合作，以推出更為行之有效的解決方案，滿足先進(jìn)封裝的質(zhì)量需求?！?/p>