“續(xù)命”摩爾定律，英特爾揭示一條關(guān)鍵路徑！

隨著芯片制程不斷演進，所面臨的技術(shù)和成本挑戰(zhàn)越來越大。制造過程中的材料、設(shè)備、能源等成本不斷增加，而性能提升的幅度越來越小。摩爾定律被認為已逼近極限，業(yè)界開始采用異構(gòu)集成、先進封裝、引入新材料/新工藝等方式，來進行芯片設(shè)計制造的創(chuàng)新。

不過，整個行業(yè)向先進節(jié)點升級的必要性仍然存在，比如尖端的AI應(yīng)用、汽車等，都需要更先進的半導(dǎo)體系統(tǒng)方案。日前，英特爾在IEDM 2023（2023 IEEE 國際電子器件會議）上展示了多項技術(shù)突破，分享了近期背面供電研發(fā)突破的擴展路徑（如背面觸點），并率先在同一塊300毫米晶圓上，成功實現(xiàn)了硅晶體管與氮化鎵（GaN）晶體管的大規(guī)模單片3D集成。

背面供電領(lǐng)域兩大主要突破

根據(jù)英特爾組件研究團隊的說明，背面供電和背面觸點等技術(shù)有助于晶體管進一步微縮和性能提升，此外，他們還在同一晶圓上進行了不同材料晶體管的集成。隨著背面供電技術(shù)的完善和新型2D通道材料的采用，英特爾致力于繼續(xù)推進摩爾定律，在2030年前實現(xiàn)在單個封裝內(nèi)集成一萬億個晶體管。

首先解釋一個問題：為什么要進行背面供電？在背面供電技術(shù)出現(xiàn)之前，計算機處理器是以層疊的方式制造的，從一層晶體管開始，然后通過添加多層金屬導(dǎo)線進行互連。隨著單位面積上的晶體管數(shù)量不斷增加，這就需要更小且更多層的互連，從技術(shù)驗證的角度來說，這會增加復(fù)雜性和成本。

從性能角度來看，如果沒有背面供電，在每一層互連上都需要為兩項功能布線，即供電和信號傳輸。供電需要大截面、低電阻的導(dǎo)線，而信號傳輸則需要小截面、低電容的導(dǎo)線，這就會導(dǎo)致優(yōu)化上的妥協(xié)和對寶貴的互連空間的競爭，最終影響整體性能。這種情況在文獻中有多種不同的描述，有時被稱為互連瓶頸問題。

針對背面供電技術(shù)繼續(xù)微縮晶體管這一方向，英特爾確定了所需的關(guān)鍵研發(fā)領(lǐng)域，當前的主要突破包括：可實現(xiàn)背面供電的PowerVia、背面觸點等新型垂直互聯(lián)技術(shù)、以及在同一塊300毫米晶圓上實現(xiàn)了硅晶體管和氮化鎵晶體管的集成。

PowerVia背面供電技術(shù)從根本上改善了這種情況，如示意圖，可以看到，在晶體管兩側(cè)都實現(xiàn)了互連，兩層互連之間通過垂直連接進行通信。在背面供電的基礎(chǔ)上，可以將背面的互連專用于供電，將大截面、低電阻線用于背面互連線，而將正面主要用于信號傳輸，并對它們分別進行獨立優(yōu)化。

由于不再需要妥協(xié)，這將帶來更多的性能提升。此外，將供電線從前面轉(zhuǎn)移至背面，因此原本擁擠的前部，現(xiàn)在釋放了更多空間。將導(dǎo)線分開，對降低工藝、復(fù)雜性和成本都有重要意義。

在IEDM 2023上，英特爾展示了另一種新技術(shù)，即背面觸點。這一全新技術(shù)讓英特爾首次擁有單一器件層，可從上面或下面，亦或在需要的時候從上下同時連接到晶體管。

它可以與 PowerVia 一起部署，也可以單獨部署。從透射電子顯微鏡圖像上可以看到，英特爾已經(jīng)有能力制造出這些背面觸點，并使其對稱。背面觸點從頂部和底部看起來非常相似，而英特爾將在 IEDM 2023上展示的電性能表現(xiàn)表明，這種背面觸點不僅在幾何形狀上非常相似，而且在電性能表現(xiàn)上也非常相似。

背面觸點有什么作用？在其幫助下，可以從背面通過大截面導(dǎo)線直接向晶體管供電，而不必繞路，這在供電上大大提高了性能。同時，因為沒有PowerVia，單元內(nèi)金屬數(shù)量減少，電容及電容自旋也就隨之減少，因此開關(guān)速度加快，同時功耗降低。由于不需要為PowerVia預(yù)留空間，可以將所有東西更緊密地固定在相同的區(qū)域內(nèi)，這就意味著可以在單位面積內(nèi)放入更多晶體管。

總之，背面觸點不僅保留了背面供電技術(shù)的所有優(yōu)點，還帶來了更多性能或能效比方面的優(yōu)勢，并有助于進一步實現(xiàn)微縮面積。

在對背面供電這一方向的關(guān)注可以回歸到晶體管堆疊所需要的兩個條件：首先需要將一個晶體管放在另一個晶體管之上，其次需要將它們互連。晶體管互連必須以非常有效的方式完成，因為晶體管堆疊的主要目標之一是增加晶體管密度，在每個單位區(qū)域內(nèi)放置更多晶體管，如果因為互連增加了占用面積，那么晶體管堆疊的優(yōu)勢也將不復(fù)存在，有可能會在實踐操作過程中大打折扣。

因此，需要使用具有超低占位面積的互連技術(shù)，例如背面觸點、PowerVia等等，讓晶體管堆疊的意義得到有效發(fā)揮。

供電領(lǐng)域的材料和設(shè)備突破

IEDM 2023上，英特爾還展示了一項大規(guī)模的3D單片工藝，將氮化鎵和硅CMOS集成在一起，采用了可以稱之為“層轉(zhuǎn)移”的工藝，在300毫米硅晶圓上完成了全部。這一被稱為“DrGaN”的技術(shù)，是業(yè)界領(lǐng)先的CMOS驅(qū)動器與氮化鎵功率器件集成技術(shù)。

早在2004年，英特爾就率先提出了DrMOS的概念，即CMOS驅(qū)動器與硅功率器件集成。這一想法最終成為個人電腦和數(shù)據(jù)中心供電的行業(yè)標準。如今，DrMOS已無處不在。

那么，為什么要將驅(qū)動器和功率器件集成在一起呢？因為這種集成提供了更高密度的解決方案，具有極低的寄生參數(shù)，因此讓半導(dǎo)體行業(yè)可以使用硅晶體管實現(xiàn)更好的供電解決方案。

隨著將氮化鎵和硅CMOS集成在同一晶圓上的3D單片工藝終于出現(xiàn)，具有20倍優(yōu)勢的氮化鎵功率器件去年也已問世，通過進行DrGaN集成，可望充分發(fā)揮氮化鎵晶體管的優(yōu)勢，使其供電效率能夠跟上未來計算功率密度和效率需求的增長。

寫在最后

多年來，英特爾始終在開發(fā)能夠進一步微縮互連的創(chuàng)新技術(shù)，其次，還有晶體管的3D堆疊來實現(xiàn)微縮器件，以及如何在堆疊中實現(xiàn)高效互連，這些都是非常系統(tǒng)的工程問題。

此外，工藝也是一個重要方向，就比如在供電領(lǐng)域的創(chuàng)新中，為了向單個封裝提供48伏的電力，英特爾聚焦GaN工藝開辟了一條獨特的路徑，英特爾正專注于氮化鎵的低電壓技術(shù)，特別是48伏及以下。