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導讀
設備與電腦通信時，自適應速率千兆滿載測試現(xiàn)異常。經(jīng)多方面排查，因 TXD3 多種線路問題疊加致信號完整性受擾，通信失敗，還介紹以太網(wǎng)常見故障及其他設計調(diào)試重點，經(jīng)驗方法值得借鑒。
? 以太網(wǎng)Link?Down問題排查
這個問題的故障現(xiàn)象是：設備在與電腦通信，開啟自適應，速率千兆時，設備端使用iperf進行1000Mbit/s滿載測試，偶發(fā)的調(diào)試串口會出現(xiàn)Link down打印，通信數(shù)據(jù)大量丟包，然后會馬上link up，有時Link up成千兆，通信會恢復正常；有時會Link up成百兆或者十兆，通信會中斷，ping包不通。手動輸入 ifconfig eth0 down，ifconfig eth0 up后恢復正常ping包。
排查過程：
1. 電腦往設備發(fā)滿載測試，并不會出現(xiàn)Link down的問題。
2. 設備往電腦發(fā)，當只是發(fā)100Mbit，即10%的負載時，也不會出現(xiàn)Link Down的問題。200Mbit時小概率復現(xiàn)。
3. 強制成100M全雙工時，雙向發(fā)送滿載測試，不會出現(xiàn)Link Down的問題。
4. 測量25M晶振實際頻率為24.99984M，嘗試過飛線更換成25M有源晶振，問題還在。
5. 測量PHY芯片輸出給MAC的125M時鐘測量為125M，波形正常。
6. PHY芯片的0V/2.5V/3.3V供電紋波正常，均小于20mV。
7. RGMII_TXD的4根數(shù)據(jù)線，分別測試使用0Ω、22Ω電阻串聯(lián)，增加7K上拉，無改善。
8. 飛線帶變壓器的RJ45測試，或使用長度較短的CAT6網(wǎng)線，均無改善。
9. 把PHY芯片配置的RGMII發(fā)送和接收時鐘的Clock Skew都設置為0，通過MAC去調(diào)整，測試滿載也是會down。
10. 使用示波器探頭去點RGMII TX的數(shù)據(jù)線時，PING包會斷。放開探針就可以恢復。
11. 飛線把RGMII的IO電平改為1.8V，可以解決這個問題。
12. 不使用底板的3V，使用數(shù)字電源來供電3.3V給底板，問題還在。
13. 把TXCLK、TXD0~3、TX_EN這6根線，從連接器出來斷開，到PHY芯片也斷開，直接飛線，不使用底板的走線，驗證是可以解決這個問題。
14. 把串聯(lián)的電阻改為焊錫直連，問題還在。
15. 只斷開TXD3這根，再飛線，可以解決這個問題。
TXD3這根線的左右兩邊分別是MDC和PWM信號，跟TXD3的中間距離最小為12mil，線粗為5mil（參見圖1），不滿足3W規(guī)則。嘗試割斷左右這兩根線并焊接飛線，也可以解決這問題。
圖1 RGMII_TXD3?PCB走線局部
16. 檢查PCB走線，RGMII和LCD是復用管腳，在PCB走線的時候，會有一點分叉存在（最長分叉為2mm左右），參見圖2。
圖2 RGMII?底板PCB走線?TX和RX
17. RGMII TX組走線長度：3010mil~3224mil，RGMII RX組走線長度：2403mil~2571mil（參見圖3），單端阻抗整板為50歐。從等長來看，TXD3跟其它發(fā)送的數(shù)據(jù)線并沒有嚴格等長，根據(jù)手冊要求，TXD0~TXD3是需要按60mil以內(nèi)的等長的，且總長度應在3000mil以內(nèi)。
圖3 RGMII?PCB?等長數(shù)據(jù)
經(jīng)過以上的一系列調(diào)試分析可推知，由于TXD3沒有做好等長，終端電阻沒有擺放在靠近源端，TXD3旁邊有時鐘線干擾，走線有分叉且總長度太長，多種因素疊加在一起，導致以太網(wǎng)測試滿載時會down。
此問題屬于比較典型的信號完整性問題，數(shù)字電路中，電信號被規(guī)定為0和1兩種電平，使得數(shù)字信號有極強的抗干擾能力，所以信號完整性問題往往不會很明顯的暴露出來，也許單獨有串擾或者有分叉都不會導致最終的通信失敗，但多個問題疊加起來就導致電路的時序裕量被耗盡，進而通信失敗。
? 其他容易忽視的問題
復位時間不夠?qū)е?a class="article-link" target="_blank" href="/baike/1542180.html">網(wǎng)卡工作異常、MDIO信號反射導致網(wǎng)絡卡死以及以太網(wǎng)Link?Down問題都是典型的以太網(wǎng)常見故障，其中調(diào)試過程的經(jīng)驗方法值得借鑒，還有一些其他需要重視和警惕的問題，設計和調(diào)試時應當做排查重點：
以太網(wǎng)PHY到變壓器這段的驅(qū)動分為電流型和電壓型，設計時需要查看手冊，確定變壓器這邊的中間抽頭是要拉高還是接地。
PHY的設備地址PHYADDR通過上下拉電阻來實現(xiàn)。PHYADDR往往和LED管腳復用，設計時要注意如果PHYADDR是上拉，則該管腳為低電平有效，應該接到LED的負極；如果PHYADDR是下拉，則該管腳為高電平有效，應該接到LED的正極。
RMII不像RGMII和MII有一個TXCLK一個RXCLK，取而代之的是一個50MHz的REFCLK，這個時鐘設計是要注意核對主控端和PHY端各自是作為輸入還是輸出，是否可配置，有些廠家的是可以通過軟件配置的，有些卻是固定的，需要在設計前確定REFCLK的方向。
最佳的以太網(wǎng)電磁兼容拓撲應為：PHY芯片共模電感/磁珠TVS管網(wǎng)絡變壓器氣體放電管/放電齒RJ45。容易被忽視的是以太網(wǎng)POE，當連接了支持POE的交換機，以太網(wǎng)的信號線上會有最高57V的電壓，即使產(chǎn)品不需要POE功能，也要注意器件的耐壓值。
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