什么是低壓降穩(wěn)壓器(LDO)的壓降？

之前在文章中，我們探討了“現實中的電源抑制比(PSRR) -?第四部分”，通過示例講解 PSRR 參數。

本文章繼續(xù)此系列，將聚焦“低壓降”的含義，并介紹安森美半導體低壓降和極低壓降值的 LDO 產品和方案。您的應用需要低壓降的 LDO 嗎？我們將講解壓降的含義，如何測量以及具有標準壓降和極低壓降的 LDO 之間的差異。

LDO 必須具有比壓降參數更高的裕量 VIN?– VOUT。壓降是 LDO 正常運行的最關鍵參數之一。壓降是 LDO 需要適當調節(jié)的 VDO?= VIN?– VOUT,NOM 的差。VOUT,NOM 是 LDO 處于穩(wěn)壓狀態(tài)時在輸出端的輸出電壓標稱值。

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壓降值通常在 VOUT 低于標稱值（約 3％）或 100 mV 時測量。當 VOUT 下降時，如約 100mV，很容易測量該值。通常針對標稱輸出電流測量壓降參數，因為壓降是在 VOUT 下降（比 VOUT,NOM 低約 3％）時測量的。

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因此，必須在灌電流模式下將輸出連接到電流源，例如，將有源負載連到恒定灌電流。如果電阻連接到輸出，則負載輸出電流將減小，并且測量無效，請參見下圖。

圖 1 (壓降區(qū)域和穩(wěn)壓區(qū)域)

圖 2 (壓降值的測量)

LDO 應該在 VIN 和 VOUT?之間有一個電壓差，并具有較高的 VDO?壓降值，以實現好的動態(tài)性能。

大多數 LDO 有導通器件 P 溝道 MOSFET(PMOS)，這對于較低的輸出電壓來說有點不利。當標稱輸出電壓 VOUT,NOM 較低時，帶 PMOS 導通器件的 LDO 的壓降 VDO 會增加。

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舉例來說，請看下表，假設我們正在使用 NCP161。您可以看到 1.8 V 選項的壓降值遠高于 3.3 V 選項。

PMOS 器件 LDO 有缺點，因為它們具有相當高的最小輸入電壓 VIN,MIN。NCP110 也是 PMOS 器件 LDO，VIN 超低。VIN,MIN?= 1.1V。NCP110 的最低輸出電壓選項 0.6 V 的壓降值為 500 mV。

如果要求非常低的壓降或接近 0 V 的輸出電壓選項，則可以使用偏置軌 LDO。這種 LDO 有導通器件 N 溝道 MOSFET（NMOS），它需要連接比 VOUT 高約 1 V – 2 V 的輔助電源 VBIAS，以實現極低的壓降。

偏置軌 LDO 與普通 LDO 的結構相同，但內部模塊（除導通器件的所有器件）的電源未連接至 VIN。它單獨作為次級電源。

這些器件的一些示例是 NCP130、NCP134、NCP137 和 NCP139。與帶 PMOS 導通器件的 LDO 相比，帶 NMOS 導通器件的 LDO 具有幾乎不受輸出電壓影響的壓降。

這些器件在額定輸出電流下的 VDO 壓降值在 40 mV?150 mV 范圍內。但是必須如上所述連接 VBIAS 電壓，否則由于伏特單位，壓降會高得多。

在下圖中，您可以看到當 VBIAS?- VOUT 差減小時，NCP134 的壓降會怎樣，這樣，VBIAS 電壓不夠高。

圖 3 (NCP134 的壓降取決于 VBIAS?- VOUT)

也可以使 LDO 帶導通器件 NMOS 但不提供 VBIAS 電源。有一個電荷泵用于為內部模塊供電。電荷泵器件從 VIN 電源產生高兩倍的內部 VBIAS 電壓。

圖 4(NCP134 和 NCP161 的壓降差)

在圖 4 中，您可看到帶 PMOS 導通器件的 LDO 和帶 NMOS 導通器件的 LDO 的壓降差。帶 PMOS 導通器件的 LDO 通常在零輸出電流時具有非零壓降值。LDO 壓降的這一部分是內部參考電壓的壓降。

第二部分是通過導通器件的尺寸設置的壓降。帶 NMOS 導通器件的 LDO 具有由 VBIAS 電壓提供的內部基準。因此，它沒有第一部分。帶 NMOS 導通器件的 LDO 壓降僅通過導通器件的尺寸設置。