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當(dāng)業(yè)界還沉浸在3nm何時量產(chǎn)交付時，IMEC就公布了0.2nm路線，引發(fā)半導(dǎo)體行業(yè)的軒然大波。ICVIEWS邀請到千芯科技陳巍博士對IMEC到0.2nm工藝的路線圖進行深入解讀。超詳細解析Nanosheet、Forksheet、CFET等微縮器件技術(shù)，晶體管背面供電技術(shù)和系統(tǒng)-工藝協(xié)同優(yōu)化（存算一體的形式）技術(shù)。

——ICVIEWS 智庫專家：陳巍博士

與臺積電、英特爾和AMD等公司的產(chǎn)品路線圖相比，IMEC 的路線圖可以讓我們對半導(dǎo)體行業(yè)的技術(shù)推進有更前瞻的了解。

比利時研究機構(gòu)IMEC于2022年5月17日舉辦了年度技術(shù)盛會“FUTURE SUMMITS 2022”，并展示了半導(dǎo)體器件突破微型化極限的路線。該路線讓我們大致了解了到IMEC與臺積電、英特爾、三星和 ASML 等行業(yè)領(lǐng)先巨頭合作研發(fā)的情況，特別是下幾代主要工藝節(jié)點和晶體管架構(gòu)的推進時間表。

與臺積電、英特爾和AMD等公司的產(chǎn)品路線圖相比，IMEC 的路線圖可以讓我們對半導(dǎo)體行業(yè)的技術(shù)推進有更前瞻的了解。預(yù)計到到2036年，IMEC將實現(xiàn)0.2nm工藝。

下面對IMEC到0.2nm工藝的路線圖進行深入解讀。特別是IC進步的三大動力，包括Nanosheet、Forksheet、CFET等微縮器件技術(shù)，晶體管背面供電技術(shù)和系統(tǒng)-工藝協(xié)同優(yōu)化（存算一體的形式）技術(shù)。

來源：IMEC

發(fā)展到0.2nm的工藝微縮路線圖

在前幾年，算力需求大概每兩年翻一番，基本上能對應(yīng)摩爾定律對半導(dǎo)體產(chǎn)業(yè)的性能提升預(yù)測。但最近AI所需的算力大約每六個月翻一番，即使晶體管數(shù)量持續(xù)以摩爾定律的速度發(fā)展也無法跟上計算需求的步伐。IMEC認為，工藝微縮（包括更高的密度和封裝技術(shù)）、新材料和設(shè)備、系統(tǒng)-工藝協(xié)同優(yōu)化 (SCTO，以存算一體的形式) 的三管齊下的解決方案可以使行業(yè)保持更高的增速。

來源：IMEC

目前，世界上將量產(chǎn)的最先進工藝節(jié)點是3nm（N3）。在N3工藝試產(chǎn)后，2024年2nm工藝落地，2026年則有A14工藝落地。（A代表Ångström, 簡稱埃，符號Å）

來源：IMEC

IMEC預(yù)計2028年實現(xiàn)A10工藝，也就是1nm節(jié)點。2030年是A7工藝，其次是A5、A3、A2工藝。2036年的A2相當(dāng)于0.2nm節(jié)點。這一前進步伐滿足摩爾定律的要求。

當(dāng)然這些進步主要是有源器件的提升。決定工藝密度的金屬柵距等指標(biāo)，并沒有顯著改善。這就意味著，即使是A7到A2，晶體管密度可能也沒有明顯提升。

當(dāng)前先進的半導(dǎo)體器件采用“FinFET（鰭型場效應(yīng)晶體管）”結(jié)構(gòu)。2nm 代開始，下一代晶體管“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等將陸續(xù)被采用。

Gate All Around (GAA)/Nanosheet 晶體管將于 2024 完成，采用 2nm 節(jié)點，取代目前的FinFET技術(shù)。

來源：IMEC

IMEC預(yù)計 GAA/Nanosheet 和 Forksheet 晶體管（GAA 的更密集版本）將持續(xù)前進到 A7 節(jié)點。互補 FET (CFET) 晶體管將在 2032 年左右進一步縮小尺寸，從而實現(xiàn)高密度。到2032年，我們將看到具有原子通道的 CFET 版本，進一步提高性能和密度。

在微縮的同時，新材料也將持續(xù)被引入半導(dǎo)體制造。與硅基材料相比，二維半導(dǎo)體材料具有非常好的潛力。目前比較具有代表性的二維半導(dǎo)體材料是過渡金屬硫化物（TMD），如二硫化鎢（WuS2）、二硫化鉬（MoS2）等。

Naosheets、Forksheets和CFET

在1nm及更先進工藝中，晶體管結(jié)構(gòu)發(fā)生了巨大變化。臺積電和三星在3nm/2nm節(jié)點放棄FinFET，轉(zhuǎn)為GAA結(jié)構(gòu)，A5之后則轉(zhuǎn)為CFET晶體管結(jié)構(gòu)。

在IMEC的晶體管路線圖中，有Nanosheet、Forksheet和CFET。

形象點說，如果FinFET是三面包柵的平排溝道結(jié)構(gòu)，那GAA中的Nanosheet就是四面環(huán)柵的疊在一起的的溝道結(jié)構(gòu)，提升了溝道控制力和密度。而GAA中的Forksheet就是以三面包柵，中間介電墻隔離的方式減小n管-p管的間距，進一步提升密度。CFET堆疊的最徹底，將n管和p管堆疊，密度最大。

Nanosheet（納米片）作為一種GAAFET結(jié)構(gòu)，晶體管的導(dǎo)電溝道完全被包圍在高介電系數(shù)材料之中，因此，柵極在溝道縮短的情況下，仍能表現(xiàn)出很好的溝道控制能力。

多個納米片通道垂直堆疊以增加晶體管的有效寬度，從而提供額外的驅(qū)動電流，進一步降低元件尺寸。

來源：IMEC

Forksheet由IMEC提出，最早是在2017年IEDM發(fā)表的SRAM微縮研究上出現(xiàn)，在2019年則作為邏輯標(biāo)準(zhǔn)單元的微縮解決方案展示出來。Forksheet縮短了n-p溝道的間隙，減小了n管和p管的互連電阻，更有效的提高了晶體管密度和整體性能（特別是直流性能）。與Nanosheet不同，F(xiàn)orksheet在n型與p型晶體管之間有一個介電墻，可大大縮短n型與p型晶體管的間距。

Forksheet不足在于，其柵極沒有將溝道完全環(huán)繞，因此溝道控制力略有下降。

來源：IMEC

互補式場效晶體管（Complementary FET；CFET）則是改進溝道控制力的優(yōu)質(zhì)架構(gòu)選擇。

CFET 允許將 n 晶體管堆疊在 p 晶體管之上，從而以工藝復(fù)雜度為代價節(jié)省大量面積。

除了水平溝道結(jié)構(gòu)的CFET，也可以采取垂直溝道結(jié)構(gòu)的CFET。則此時n-p間距轉(zhuǎn)成垂直方向，標(biāo)準(zhǔn)單元的高度限制被大大解除。

對CFET架構(gòu)來說，需要全新的金屬布線設(shè)計方式和襯底的埋入式電源軌道 (BPR))。

IMEC表示，CFET架構(gòu)支持未來的邏輯元件或SRAM持續(xù)微縮，是CMOS電路的最佳器件選擇。其溝道的構(gòu)形可以是n型或p型的鰭片，或是n型或p型的納米片。

來源：IMEC

晶體管背面供電

為了提高晶體管的性能，進一步改進密度，還需要增強的后道 (BEOL) 工藝，持續(xù)改進金屬布線結(jié)構(gòu)。BEOL 的作用在于將不同晶體管連接在一起，實現(xiàn)信號傳送和供電，完成完整的邏輯功能。背面供電可直接提升晶體管密度和性能。

英特爾已經(jīng)宣布稱為 PowerVIA的背面供電技術(shù)。這種技術(shù)通過晶圓的背面將電力傳輸?shù)骄w管，而信號傳輸依然保持在晶圓的頂面。

IMEC后道工藝路線圖來源：IMEC

晶體管層上一般有10層或更多的布線層。但隨著芯片集成度的提高，連接晶體管的布線變得異常復(fù)雜。再加上串?dāng)_等問題的同時存在（不能過密），布線密度要求嚴(yán)重阻礙了芯片密度的提升。通過從背面供電，可以增加正面布線設(shè)計的靈活性。

打個形象的比方，傳統(tǒng)布線方式就好比粗細線混織的毛衣，十分混亂。背面供電則像是粗線織里層，細線織外層，毛衣變厚了，同時密度提高了很多，但毛線的間距變化不大，編織的難度也降低了。

BPR的路線圖的包括用于互連的直接金屬蝕刻技術(shù)，以及具有氣隙的自對準(zhǔn)通孔。IMEC也在研究替代銅互連的新材料（例如石墨烯）。

晶體管背面供電實現(xiàn)布線層的靈活設(shè)計來源：IMEC

分離電源電路和數(shù)據(jù)互連改善了IR-Drop，可允許更快的晶體管開關(guān)速度，且在芯片正面實現(xiàn)更密集的信號布局布線。同時，信號傳輸也因簡化布線而縮短長度并降低串?dāng)_，同時減少了導(dǎo)通電阻和寄生電容。

來源：IMEC

IMEC通過埋入式電源軌道（Buried Power Rails，BPR）在晶體管下方建立電源連接，可構(gòu)建更粗、電阻更小的電源網(wǎng)格，并為晶體管上方的信號互連騰出空間。

來源：IMEC

系統(tǒng)-工藝協(xié)同優(yōu)化技術(shù)與存算一體

邏輯技術(shù)發(fā)展趨勢來源：IMEC

IMEC也強調(diào)了系統(tǒng)-工藝協(xié)同優(yōu)化 (STCO) 技術(shù)的進展。例如 3D 互連和 2.5D 芯粒技術(shù)實現(xiàn)。特別是IMEC 正在與 Cadence 合作 3D 芯片設(shè)計的電子設(shè)計自動化 (EDA) 軟件，以提升3D IC設(shè)計的效率。

我們可以看到，對IMEC的STCO，特別是3D設(shè)計而言，技術(shù)的重中之重是通過工藝進步實現(xiàn)存算一體架構(gòu)。即基于工藝制造實現(xiàn)，邏輯與存儲整合的近存架構(gòu)，進而推動算力的進一步發(fā)展。

存算一體技術(shù)的典型受益的代表就是AMD的Zen系列CPU。

基于工藝支持的存算一體架構(gòu) 來源：IMEC

系統(tǒng)-工藝協(xié)同優(yōu)化的示例來源：IMEC

當(dāng)邏輯和存儲三維結(jié)構(gòu)連接時，不同單元可以縮短彼此之間的距離，有利于芯片之間的高速數(shù)據(jù)傳輸，并節(jié)約能耗。無論是對傳統(tǒng)的馮諾依曼架構(gòu)的處理器，還是類腦或神經(jīng)芯片，都能通過存算一體的架構(gòu)（這里是近存計算架構(gòu)）獲得巨大性能收益。