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作者：暢秋
摩爾定律遇到了挑戰(zhàn)，半導體產(chǎn)業(yè)要繼續(xù)向高精尖方向前進，就必須有新的助力。
根據(jù)摩爾定律，每一代全新制程節(jié)點都會使晶體管密度增加一倍，而這一增速是提升芯片性能和降低制造成本兩者妥協(xié)的結(jié)果。隨著晶體管尺寸達到量子級別，僅依靠制程微縮帶來的能效增益將被短溝道效應(yīng)等副作用抵消，因此，需要其它技術(shù)優(yōu)化手段，以用于芯片設(shè)計和制造。
其中一種技術(shù)路線是對晶體管結(jié)構(gòu)進行創(chuàng)新，如應(yīng)變調(diào)控、HKMG和新型器件結(jié)構(gòu)；另一種路線是通過設(shè)計與工藝協(xié)同優(yōu)化（Design-Technology Co-Optimization，DTCO）來實現(xiàn)芯片面積的縮小的同時，提升性能，并降低功耗水平。目前，DTCO已經(jīng)成為實現(xiàn)先進制程節(jié)點性能目標的基本實現(xiàn)路徑之一，臺積電在其技術(shù)資料中多次提到，DTCO對5nm制程芯片性能提升的貢獻超過了40%。
之所以提出DTCO，主要是因為越來越多的IC設(shè)計工程師遇到了同樣的問題和挑戰(zhàn)，即無論是在電路設(shè)計、物理設(shè)計，還是應(yīng)用層面，都會引發(fā)影響整個系統(tǒng)的新問題：工程師可以像以前一樣把晶體管設(shè)計得更快（高性能），但很快意識到這是以高功耗為代價的，這就需要加強設(shè)計和制造等芯片生成各環(huán)節(jié)之間的協(xié)作，才能共同優(yōu)化整個芯片系統(tǒng)，以獲得更高的PPAc（高性能、低功耗、小面積、低成本）水平。
通過DTCO，可以在芯片開發(fā)的早期階段同時讀取設(shè)計和工藝（晶圓廠制造階段）。DTCO類似于DFM（Design for Manufacturing，一種考慮制造過程的設(shè)計方法），但二者有很大區(qū)別，DTCO 有助于預(yù)測設(shè)計（布局）產(chǎn)生的問題并優(yōu)化工藝配方，還可以提高生產(chǎn)良率。
DTCO的發(fā)展史
DTCO并不是這幾年才出現(xiàn)的新概念，只是因為近些年制程工藝難以按照摩爾定律的節(jié)奏前進，DTCO的作用和地位才凸顯出來。
大約在2007年，當時，45nm制程技術(shù)引入了全新的柵極結(jié)構(gòu)（HKMG），這種新的柵極堆棧能夠克服隨晶體管進一步微縮出現(xiàn)的漏電問題，但它也改變了晶體管的特性，其性能（電流和電壓）開始出現(xiàn)偏差。隨著進一步擴展，需要對設(shè)計進行更改以補償這種偏差，可以說，這標志著摩爾定律自由發(fā)揮效用時代的結(jié)束，技術(shù)專家和設(shè)計工程師開始看到協(xié)作優(yōu)化技術(shù)和設(shè)計的好處。也就是從那時起，業(yè)界提出了DTCO概念，當制程節(jié)點發(fā)展到20nm~30nm區(qū)間時，DTCO正式進入商業(yè)化發(fā)展階段。
之后，制程工藝發(fā)展到10nm~20nm區(qū)間，為了開發(fā)1xnm技術(shù)節(jié)點，引入了結(jié)構(gòu)微縮“助推器”，作為DTCO工作的輔助。這些“助推器”可以進一步減小面積，不是在晶體管級別，而是在單元級別，這里，單元是由晶體管構(gòu)建的最小功能電路。結(jié)構(gòu)微縮“助推器”的一個例子是自對準柵極接觸，它允許將接觸晶體管的柵極直接放置在晶體管的頂部，從而減少整體接觸面積，這樣，單元可以進一步微縮到極端緊湊的水平。
DTCO 巧妙地改變了邏輯單元的布局，以實現(xiàn)進一步制程微縮。當今的芯片中已經(jīng)可以找到多種DTCO技術(shù)，例如，在隔離單個邏輯單元時，設(shè)計人員已將雙擴散中斷替換為單擴散中斷，從而提供了明顯的微縮優(yōu)勢，設(shè)計人員還實現(xiàn)了鰭片的減少，將每個晶體管的鰭片數(shù)量從三個減少到兩個。還有，如上文所述，設(shè)計人員也在追求柵極上的接觸，將晶體管的電接觸從側(cè)面移到頂部。
多年來，DTCO的價值愈加凸出，為了能夠在晶體管微縮這條道路上繼續(xù)前行，技術(shù)人員一直在探索為邏輯和存儲器應(yīng)用構(gòu)建新晶體管架構(gòu)，典型案例是臺積電在16nm制程節(jié)點中引入了FinFET晶體管，其在微縮尺寸方面產(chǎn)生了比傳統(tǒng)MOSFET更好的性能。同樣，對于存儲器，imec等研究機構(gòu)探索了多種新技術(shù)，以取代一些傳統(tǒng)的存儲技術(shù)。
目前，除了DTCO，業(yè)界還發(fā)展出了系統(tǒng)工藝協(xié)同優(yōu)化（System Technology Co-optimization，STCO）。
STCO可以做DTCO難以做到的事情，例如，可以減少邏輯和SRAM單元面積，而不依賴于器件的尺寸微縮。STCO還可以優(yōu)化不可見的SoC功能，例如供電。
DTCO面對的挑戰(zhàn)
雖然DTCO能夠解決一些摩爾定律解決不了的問題，但它也不是萬能的，特別是市場對高性能芯片的綜合水平的要求越來越高，DTCO也面臨著諸多挑戰(zhàn)，具體包括：由于DTCO的數(shù)據(jù)來自不同軟件而非單一平臺，因此難以整合和匯總這些數(shù)據(jù)；很難將每個技術(shù)元素連接起來，因為僅在一個地方收集的數(shù)據(jù)不僅復雜，而且范圍、規(guī)模和抽象程度不同；優(yōu)化本身難以計算，因為變量多且復雜。
目前，先進制程設(shè)計的挑戰(zhàn)在于：擴展不再僅僅基于制程節(jié)點級別的增量變化，DTCO需要考慮對單元庫的影響，以及對布局布線設(shè)計的影響。這顯然比僅僅開發(fā)一個PDK，且設(shè)計人員使用它的方式與他們使用之前節(jié)點幾乎相同的方式更復雜、更昂貴，尤其是在所有事情都必須手動完成的情況下。
DTCO最初專注于設(shè)計規(guī)則優(yōu)化，然后升級到標準單元邏輯布局（特別是減少在垂直維度上采用的金屬軌道數(shù)量），現(xiàn)在涵蓋整個物理設(shè)計流程，因為可布線性嚴重依賴工藝特征。
即將實現(xiàn)量產(chǎn)的3nm制程，已經(jīng)達到了FinFET縮放的極限，一個很大的問題是：接下來的環(huán)柵（GAA）、CFET（堆疊N和P晶體管）、垂直柵極等晶體管架構(gòu)，會出現(xiàn)什么新的問題？還有一個需要考慮的因素是埋入式電源軌 (BPR) 或前端供電，以及對布局有重大影響的其它選項。這些都是DTCO要面臨的挑戰(zhàn)。
當然，未來的先進制程工藝芯片設(shè)計要面臨的挑戰(zhàn)不止以上這些，將對IC設(shè)計工程師提出更高的要求，DTCO也必須與時俱進，這就需要芯片產(chǎn)業(yè)鏈各環(huán)節(jié)，特別是EDA、半導體制造設(shè)備，以及晶圓廠能夠提供更好的工具、設(shè)備，以及服務(wù)，才能保證DTCO繼續(xù)發(fā)揮優(yōu)秀效用。
產(chǎn)業(yè)鏈協(xié)同，各施絕技
DTCO就是IC設(shè)計廠商、EDA工具廠商、半導體設(shè)備供應(yīng)商，以及晶圓代工廠等芯片產(chǎn)業(yè)鏈各環(huán)節(jié)之間的更深度合作，達到你中有我，我中有你的“技術(shù)滲透”效果，例如，IC設(shè)計廠商及其工程師必須對晶圓代工廠的制造工藝及相關(guān)參數(shù)有更全面和深入的了解，半導體設(shè)備供應(yīng)商必須能為晶圓廠提供可以解決IC設(shè)計客戶問題的方案，而EDA工具廠商則要與IC設(shè)計和晶圓廠雙向深度整合，提供DTCO所需的工具支持。
首先看EDA。
前些年，當7nm制程即將量產(chǎn)之前，imec和Cadence就對7nm和5nm制程芯片的設(shè)計做過聯(lián)合研究，以分析IC設(shè)計工程師的各種潛在決策對EDA工具和庫的影響。具體方法是使用真實設(shè)計運行多個實驗，并了解這對設(shè)計質(zhì)量的影響以及它如何影響PPAc（性能，功率，面積和成本），結(jié)果與imec生態(tài)系統(tǒng)（每個做高級工藝開發(fā)的工程師）共享。
這些研究不斷迭代，以共同優(yōu)化流程和工具，具體內(nèi)容如下。
采用標準單元設(shè)計的反饋環(huán)路：如果存在非常多的DRC錯誤，則需要更改庫的架構(gòu)；如果只有幾個，那么這些單元應(yīng)該重新設(shè)計。
器件反饋回路：為各種器件選項提供PPA信息，以便做出正確的選擇。
包含材料/BEOL選擇的反饋回路：使用PPA信息查看導體和電介質(zhì)選擇的芯片級影響。
反饋回路與光刻，設(shè)計規(guī)則：比較不同圖案化選項的效果。
EDA循環(huán)：當時工具的beta版本即將使用，需要對工具進行增強和調(diào)試。
通過這些EDA工具優(yōu)化，可降低制造成本，事實證明，使用imec成本模型，相應(yīng)的晶圓成本降低了5%。當時，imec的7nm設(shè)計在晶圓代工廠風險生產(chǎn)前約兩年完成，之后，Imec進入了下一個制程節(jié)點研發(fā)工作流程，而上一代產(chǎn)品則在代工廠啟動，工藝良率得到優(yōu)化，為批量生產(chǎn)做好了準備。
另一家EDA和IP大廠Synopsys也很重視DTCO，該公司開發(fā)了虛擬PDK，以加速新制程節(jié)點評估。虛擬PDK對于彌合技術(shù)建模和設(shè)計實現(xiàn)環(huán)境之間的差距很有價值。雖然不像晶圓代工廠發(fā)布的PDK那樣功能齊全，但這些虛擬PDK可以通過基于仿真的方法快速生成，以便在晶圓廠PDK發(fā)給設(shè)計團隊之前實現(xiàn)設(shè)計實現(xiàn)和設(shè)計分析。
這些虛擬PDK包含的關(guān)鍵功能包括：創(chuàng)建用于電路仿真的緊湊型模型；能夠在定制設(shè)計上運行晶體管級寄生提??；能夠在塊級設(shè)計上運行柵極寄生提??；為綜合、貼裝和布線解決方案創(chuàng)建技術(shù)文件。
該公司的DTCO方案可以通過其技術(shù)開發(fā)平臺的自動化來生成這些虛擬PDK，從而實現(xiàn)技術(shù)和設(shè)計環(huán)境之間的無縫鏈接。
再來看半導體設(shè)備供應(yīng)商。
這里以全球最大的半導體設(shè)備供應(yīng)商應(yīng)用材料為例。針對DTCO，該公司發(fā)布了基于TCAD（Technology Computer Aided Design，計算機輔助設(shè)計技術(shù)，此處特指半導體工藝模擬以及器件模擬工具）技術(shù)與MSCO平臺。該平臺將DTCO以晶體管結(jié)構(gòu)為主要優(yōu)化對象的范圍拓寬到MOL/BEOL環(huán)節(jié)的材料、工藝方法和設(shè)計端的design rules等影響因素的更廣大范圍，通過TCAD模擬測試技術(shù)形成了一個綜合的協(xié)同優(yōu)化解決方案，可進一步提升先進制程芯片的PPAc水平。
在新工藝的開發(fā)中，TCAD工具可大大降低開發(fā)的成本和周期。傳統(tǒng)基于TCAD的DTCO技術(shù)流程中，F(xiàn)EOL前道工藝的調(diào)參與器件仿真都是通過TCAD完成的，更先進的modeling-based TCAD不僅包含傳統(tǒng)DTCO中電氣特性建模功能，還整合了MOL中道工藝和BEOL后道工藝中寄生電容和電阻參數(shù)提取功能，這種涉及芯片內(nèi)互連線路的優(yōu)化，就是前文所述的STCO。
為此，應(yīng)用材料開發(fā)了“材料到系統(tǒng)的協(xié)同優(yōu)化平臺”（簡稱MSCO）。
MSCO在傳統(tǒng)DTCO基礎(chǔ)上綜合考慮了器件級影響因素（器件架構(gòu)、工藝步驟、材料等）和設(shè)計級影響因素（design rules、標準單元內(nèi)track數(shù)量、功率分配），將協(xié)同優(yōu)化的覆蓋面拓展到系統(tǒng)級模擬，并且能夠快速評估主要的技術(shù)參數(shù)及其對整個電路系統(tǒng)的影響。
為了展示MSCO平臺的應(yīng)用價值，應(yīng)用材料針對各種FEOL前道工藝、MOL中道工藝、BEOL后道工藝進行了實驗測試，并展示了各種工藝參數(shù)調(diào)整對器件和電路性能的影響。具體測試內(nèi)容和參數(shù)就不在此贅述了。
最后看一下晶圓代工廠。
這里以臺積電為例。該公司即將量產(chǎn)3nm（N3）制程芯片。與N5相比，臺積電的普通N3的性能提升了10%。與普通N3相比，N3 HPC性能提升了3%，再通過HPC DTCO優(yōu)化，速度又額外提升了9%，總共達到12%。該測試設(shè)計基于Arm Cortex-A78。
臺積電一系列HPC優(yōu)化單元可提供更快的觸發(fā)器、雙高單元和使用通孔柱的單元。
如上圖所示，紅色區(qū)域由下向上分為四部分，具體優(yōu)化情況如下。
工藝改進：（更大的 CPP 和更高的單元）速度比現(xiàn)有的HC單元提升10%（在相同的功率下）。
以HPC為中心的BEOL設(shè)計應(yīng)對更長的互連和相應(yīng)的線延遲通常是一個巨大的挑戰(zhàn)。在移動設(shè)備中，由于需要進行密度縮放，因此使用了最小金屬間距。然而，HPC 應(yīng)用通常需要更大的金屬間距（更低的RC）和更大的通孔（更低的電阻）。臺積電創(chuàng)建了特殊的金屬間距組合和設(shè)計規(guī)則，以對PPA進行更好的權(quán)衡。結(jié)果是性能提高了2%-4%。
MiM在HPC設(shè)計中對于防止電壓下降和提高性能至關(guān)重要，因此，臺積電創(chuàng)造了一種超高密度 MiM，既具有良好的密度，又具有良好的頻率響應(yīng)。這減小了壓降，使性能提升了約3%。
另外，標準單元庫隨架構(gòu)和布局優(yōu)化的變化，可使性能提升約2%。對庫的更改包括：針對更低電容和更高速度的M0優(yōu)化；用于高驅(qū)動單元的雙高度單元；優(yōu)化多級組合單元的定量和性能。
除了提高性能，也可以使用DTCO獲得更低的功耗。臺積電可以保持10%的性能提升，但面積更小，功耗還可以降低15%。面積減小有助于提升邏輯密度，由于導線更短（R 減?。灿兄谔岣咝阅?。
對于 HPC 設(shè)計，配電網(wǎng)絡(luò) (PDN) 變得越來越重要。這是減少IR壓降，從而提升性能的關(guān)鍵。臺積電開發(fā)了一種特殊的設(shè)計流程，它以更集中的方式分配電源和接地，從而為信號路由騰出空間，減少障礙。此外，時鐘網(wǎng)絡(luò)布線性能更好，偏斜減少，從而帶來更好的性能。
結(jié)語
DTCO越來越重要，但要想做好絕非易事，制程研發(fā)團隊與IC設(shè)計研發(fā)團隊一開始就必須攜手合作，針對下一代技術(shù)的定義進行DTCO，兩個團隊必須保持開放的心態(tài)，探索設(shè)計創(chuàng)新與制程能力的可能性，許多創(chuàng)新的想法都在這個階段被提出來，其中有些想法可能因為太超前而無法通過已有技術(shù)實現(xiàn)，有些想法乍看起來很有潛力，但是結(jié)果卻沒那么實用， DTCO的目的就在于定義真正有意義的調(diào)整，超越單純的幾何微縮，進而達成提升整體效能的目標。
臺積電先進技術(shù)業(yè)務(wù)開發(fā)處資深處長袁立本認為，完成DTCO參數(shù)定義后，下一步則是找出“制程窗口”的極限，通過來回的、密集的互動過程調(diào)整，定義制程的范圍邊界以達成最佳的效能、功耗、面積，并仍可以高良率量產(chǎn)。
為了確保DTCO創(chuàng)新帶來的性能、功耗、面積優(yōu)勢能夠應(yīng)用在客戶的產(chǎn)品上，IC設(shè)計廠商必須與EDA工具開發(fā)商、晶圓代工廠緊密合作，另外，半導體設(shè)備供應(yīng)商也必須深度參與到晶圓廠的工藝和PDK研發(fā)工作中。這樣，無論是EDA工具，還是半導體設(shè)備，都能夠精準符合新的制程工藝設(shè)計規(guī)則，充分利用新的技術(shù)優(yōu)化來進行設(shè)計優(yōu)化。
半導體產(chǎn)業(yè)鏈上各環(huán)節(jié)諸多廠商越來越重視DTCO，其未來的價值和意義將更大。本文只列出了EDA工具、半導體設(shè)備和晶圓代工廠這三個環(huán)節(jié)中頂級企業(yè)的DTCO案例，實際上，不止這幾家，有越來越多的廠商深度參與了DTCO。
有了DTCO這個“外掛”，摩爾定律這場“游戲”或許能玩得更久。
