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集成電路產(chǎn)業(yè)通常被分為芯片設計、芯片制造、封裝測試三大領域。其中，芯片制造是集成電路產(chǎn)業(yè)門檻最高的行業(yè)，高端芯片制造的玩家越來越少，目前只剩下臺積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。

隨著先進封裝技術的發(fā)展，芯片制造和封裝測試逐漸融合。我們驚奇地發(fā)現(xiàn)，在先進封裝領域的高端玩家，竟然也是臺積電、三星、英特爾三家，而傳統(tǒng)的封測廠商，已經(jīng)被他們遠遠地拋在身后。那么，這三家的先進封裝到底有什么獨到之處呢？他們?yōu)楹文艹絺鹘y(tǒng)封測廠商，引領先進封裝產(chǎn)業(yè)，我們通過三期文章來解讀三家的先進封裝技術。今天，我們詳細解讀臺積電的先進封裝技術。

今天，在高端芯片制造領域，臺積電獨占鰲頭，在先進封裝領域，臺積電依然穩(wěn)居第一。

臺積電的先進封裝稱為3D Fabric，并為此專門注冊了商標，因此，我們看到的3D Fabric會有TM上標，意為Trade Mark。

3D Fabric被分為三大類: InFO,?CoWoS和SoIC。

其中InFO分為 InFO_PoP和InFO_oS兩類，CoWoS分為CoWoS-S,?CoWoS-R,?CoWoS-L三類,?SoIC分為CoW和WoW兩類，如下圖所示：

1??InFO

InFO全稱為Integrated Fan-Out，集成扇出技術。要了解InFO，我們先要了解Fan-Out。

Fan-Out扇出型封裝技術

隨著芯片技術的發(fā)展，芯片功能越來越豐富，晶體管數(shù)量越來越多，芯片的引腳也越來越多，密度也越來越大，傳統(tǒng)的封裝技術已經(jīng)難以滿足要求。

傳統(tǒng)的芯片引腳都是排列在芯片的周邊，呈線陣排列，需要較大的芯片面積才能安放更多的芯片引腳，并且這種位于芯片邊沿的線陣I/O引腳排列僅適合Bond Wire鍵合線連接，嚴重限制了芯片技術的發(fā)展。

下圖所示為傳統(tǒng)的Bond Wire芯片封裝，芯片I/O引腳位于芯片邊沿，通過鍵合線和基板上的鍵合指相連，再通過基板上的布線連接到其它芯片的鍵合指，然后再通過鍵合線連接到其它芯片的I/O引腳。芯片之間的電氣連接通常需要通過：I/O引腳-鍵合線-布線-鍵合線-I/O引腳。

鍵合線一般采用高純度黃金制成，線徑有18微米，25微米不等，成本很高，互連密度也難以提升。

為了有效利用芯片邊沿的空間，提高引腳的密度，增加電氣連接，有的芯片引腳設計為兩列或者多列，需要兩層或者多層鍵合線，這樣鍵合線設計就會變得復雜，線間距很近，和線徑相當，容易出現(xiàn)搭接現(xiàn)象，對可靠性帶來了挑戰(zhàn)，如下圖所示。

為了適應芯片技術的快速發(fā)展以及方便后續(xù)的封裝，需要將原來設計的芯片I/O引腳位置，通過晶圓級金屬重新布線（RDL）和凸點（Bump）改變其引腳位置，使芯片能適用于不同的封裝形式。

根據(jù)重新分布的凸點位置不同，可分為扇入型（Fan-in）和扇出型（Fan-out）兩種，扇入型RDL是指RDL Bump位于芯片本體之上，扇出型RDL則是指RDL Bump位于芯片外的Molding之上。

通過Fan-out和Fan-in技術：① 可改變芯片Die Pad原有的設計，增加原有設計的附加價值；②可加大I/O的間距，提供較大的bump面積，降低基板與元件間的應力，增加元件的可靠性；③ 將I/O引腳以面陣列分布，支持更多的引腳數(shù)量；④代替部分IC線路設計，加速IC開發(fā)時間。

隨著芯片對更多I/O要求的提高，傳統(tǒng)Bond Wire封裝不能有效支持上千I/O的芯片，采用重新布線層（RDL）將I/O引腳重新分配到凸點焊盤，改變芯片原有的I/O引腳布局，在這些設計中重新布線層可能非常擁擠，需要采用多個RDL層才可能完成所有布線。

Fan-in技術由于受芯片本身面積的限制，單獨應用的比較少，絕大多數(shù)都是和Fan-out技術一起應用，或者二者兼而有之，逐漸Fan-Out就成了此類封裝的代名詞，現(xiàn)在人們提及Fan-Out，通常就涵蓋了Fan-in和Fan-Out。

Fan-Out通常是以整個晶圓的形式進行封裝，稱為Fan-out Wafer Level Package（FOWLP）是Wafer Level Package（WLP）的一種，因此我們需要先了解Wafer Level Package晶圓級封裝技術。

WLP晶圓級封裝技術

在WLP技術出現(xiàn)之前，傳統(tǒng)封裝的工藝步驟主要在裸片切割分片后進行。先對晶圓（Wafer）進行切割分片（Dicing），然后再封裝（Packaging）成各種形式。

晶圓級封裝WLP于2000年左右問世，和傳統(tǒng)封裝不同，在封裝過程中大部分工藝過程都是對晶圓進行操作，即在晶圓上進行整體封裝，封裝完成后再進行切割分片。

一開始，WLP多采用Fan-in型態(tài)，主要應用于面積較小、引腳數(shù)量少的芯片。隨著IC工藝的提升，芯片面積縮小，芯片面積內(nèi)無法容納足夠的引腳數(shù)量，因此衍生出Fan-Out WLP 封裝形態(tài)，實現(xiàn)在芯片面積范圍外充分利用RDL做連接，以獲取更多的引腳數(shù)。

由于要將RDL和Bump引出到裸芯片的外圍，因此需要先進行裸芯片晶圓的劃片分割，然后將獨立的裸芯片重新配置到載體晶圓中，并以此為基礎，通過批量處理、金屬化布線互連，形成最終封裝。其封裝流程如下圖所示。

如今，F(xiàn)an-out Wafer Level Package已經(jīng)成為主流。由于采用批量封裝，整個晶圓能夠?qū)崿F(xiàn)一次全部封裝，封裝效率比傳統(tǒng)封裝有很大提升，此外，成本的降低也是WLP晶圓級封裝的另一個推動力量。

INFO

InFO（Integrated Fan-out）是臺積電于2017年開發(fā)出來的一種FOWLP先進封裝技術，是在FOWLP工藝上的集成，可以理解為多個芯片F(xiàn)an-Out工藝的集成，而FOWLP則偏重于Fan-Out封裝工藝本身，一般多是單芯片封裝。InFO通過Fan-out技術集成了多個芯片，具備多芯片集成的空間，應用靈活，可應用于射頻和無線芯片的封裝，處理器和基帶芯片封裝，圖形處理器和網(wǎng)絡芯片的封裝。蘋果iPhone處理器早年一直是三星生產(chǎn)，但臺積電卻從蘋果A11 開始，接連拿下iPhone處理器訂單，關鍵之一，就在于臺積電的InFO技術，能讓芯片與芯片在封裝內(nèi)直接互連，減少體積，騰出寶貴的空間給電池或其他零件使用。蘋果從 iPhone 7 就開始采用InFO封裝，后續(xù)持續(xù)在用，包括其他品牌的手機也開始普遍使用這個技術。蘋果和臺積電的加入很大程度上改變了先進封裝技術的應用狀況，使市場逐漸接受并普遍應用InFO先進封裝技術。InFO 是一種創(chuàng)新的晶圓級系統(tǒng)集成技術平臺，具有高密度 RDL（重新分布層）和 TIV（通過 InFO 通孔）的特點，可實現(xiàn)高密度互連和性能，適用于移動、高性能計算等各種應用。InFO 平臺提供針對特定應用進行優(yōu)化的各種封裝方案。根據(jù)InFO封裝的結(jié)構，臺積電將其分為InFO_PoP和InFO_oS。

InFO_PoP?

InFO_PoP 號稱3D晶圓級扇出型封裝，和傳統(tǒng)意義上的3D先進封裝并不相同，嚴格來說屬于2D+，我們后面講到的SoIC才是真正的3D先進封裝。

InFO_PoP?采用高密度 RDL 和 TIV (Through InFO Via) 將芯片引腳引到外圍形成面陣，然后采用PoP (Package on Package)?將上下芯片連接到一起，可集成移動 AP 和 DRAM 封裝堆疊，適用于移動應用。與 FC_PoP 相比，InFO_PoP無有機基板和 C4 凸塊，因而具有更薄的外形和更好的電氣和熱性能。

InFO_oS?

InFO_oS,?其中oS的含義為on Substrate，兩個或者多個芯片通過InFO工藝進行集成，然后再安裝在基板上，如下圖所示。

利用 InFO 高密度互連技術，最高可支持 2/2μm RDL 線寬/間距，可集成多個先進邏輯芯片，支持 SoC 上的混合焊盤間距，最小 I/O 間距為 40μm，最小 C4凸塊間距為 130μm。

?2??CoWoS

CoWoS（Chip-on-Wafer-on-Substrate）是臺積電推出的 2.5D先進封裝技術，CoWoS是把芯片封裝到硅轉(zhuǎn)接板 Silicon Interposer（中介層）上，并使用硅轉(zhuǎn)接板上的高密度布線進行互連，然后再安裝在封裝基板上，如下圖所示。

CoWoS和前面講到的InFO都是臺積電首創(chuàng)，CoWoS有硅轉(zhuǎn)接板Silicon Interposer，InFO則沒有。CoWoS針對高端市場，連線數(shù)量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數(shù)量也比較少。臺積電2012年就開始量產(chǎn)CoWoS，通過該技術把多顆芯片封裝到一起，通過Silicon Interposer高密度互連，達到了封裝體積小，性能高、功耗低，引腳少的效果。CoWoS技術應用很廣泛，英偉達的GPU，谷歌的TPU都是采用CoWoS技術，人工智能 AI的背后也有CoWoS的貢獻。目前，CoWoS已經(jīng)獲得NVIDIA、AMD、Google、Apple、華為海思等幾乎所有高端芯片廠商的大力支持。根據(jù)封裝結(jié)構和工藝不同，臺積電將CoWoS分為CoWoS-S，CoWoS-R，CoWoS-L，我們逐一進行解讀。

?CoWoS-S是帶有硅中介層的Chip-on-Wafer-on-Substrate，是最為正統(tǒng)的CoWoS工藝技術，該平臺為人工智能（AI）和超級計算等超高性能計算應用提供了一流的封裝技術。

CoWoS-S在大型Silicon Interposer區(qū)域上提供高密度互連和深溝槽電容器，以容納各種功能性的管芯，包括Chiplet小芯片，在HBM（High Bandwidth Memory）領域有廣泛的應用。目前支持最高達3.3X掩模版尺寸（約2700mm2）的Silicon Interposer。

如果需要Interposer的尺寸大于3.3X掩模版尺寸。臺積電則會推薦CoWoS-L和CoWoS-R，不同的選項提供了更靈活的集成，以滿足各種性能和目標。

?CoWoS-R是CoWoS先進封裝家族的新成員，采用了InFO技術的RDL?interposer服務于芯片之間的互連，可應用于HBM和Logic芯片的異構集成中。RDL插入層由聚合物和銅布線組成，具有相對Silicon interposer更好的機械柔性，并支持更大的interposer尺寸以滿足復雜的功能需求。由此可見，CoWoS-R和CoWoS-S最大的區(qū)別在于interposer材料和工藝的不同，CoWoS-R采用了RDL?interposer，類似于InFO中用到的互連技術。

CoWoS-R中的RDL interposer由最多6層銅組成，可支持最小2um線寬/間距。相比硅中介層的，RDL?interposer的CTE和下部基板更為適配，RDL interposer和C4 Bump提供了良好的緩沖效果，應變和應力大大降低，從而提高了大面積中介層的可靠性。

?CoWoS-L結(jié)合了CoWoS-S和CoWoS-R的技術優(yōu)點，使用RDL中介層與局部硅互連LSI（Local Silicon Interconnect)，為芯片提供了更加靈活的集成方式，其中RDL層用于電源和信號傳輸。該產(chǎn)品支持從1.5X掩模版尺寸開始，可擴展到更大的尺寸，以集成更多的芯片。

CoWoS-L的靈活性在于，對于布線密度非常高的區(qū)域，可采用局部硅互連LSI，LSI支持多層亞微米銅線互連，其互連的金屬類型、層數(shù)和間距可與CoWoS-S的產(chǎn)品技術規(guī)格一致。

對于布線密度較為寬松的區(qū)域，則通過中介層和其表面的RDL層進行信號互連，CoWoS-L的中介層采用有機材質(zhì)，在其正面和背面都有RDL層，穿過中介層的通孔連接正面和背面的RDL層，用于信號和功率的傳輸。

此外，CoWoS-L支持在邏輯芯片下方集成額外元件的能力，例如獨立的IPD（集成無源器件），使其具有更好SI/PI性能。

從CoWoS的三種先進封裝子類和特點，我們可以看出，CoWoS-S采用硅中介層，適合互連密度要求非常高的封裝，其封裝尺寸支持到最大3.3X掩模版尺寸。CoWoS-R采用RDL中介層，可提供與基板之間良好的應力緩沖，封裝尺寸支持大于3.3X掩模版尺寸。CoWoS-L采用混合中介層，支持局部硅互連和IPD無源器件，具有更高的靈活性，?封裝尺寸支持大于3.3X掩模版尺寸。

先進封裝的設計者可根據(jù)項目的實際需求和預算進行靈活選用。

?3??SoIC

SoIC——集成片上系統(tǒng)（System-on-Integrated-Chips）也稱為TSMC-SoIC，是臺積電最新的先進封裝技術。

究竟什么是SoIC？所謂SoIC是一種創(chuàng)新的多芯片堆疊集成技術，能對10納米以下的制程進行晶圓級的集成。該技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結(jié)構，因此具有有更高的集成密度和更佳的性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術形態(tài)，從TSMC的描述來看，SoIC是一種WoW晶圓對晶圓或CoW芯片對晶圓的直接鍵合（Bonding）技術。下圖是傳統(tǒng)的3D IC和SoIC集成的比較。

具體的說，SoIC和3D IC的制程有些類似，SoIC的關鍵就在于實現(xiàn)沒有凸點的接合結(jié)構，并且其TSV的密度也比傳統(tǒng)的3D IC密度更高，直接通過極微小的TSV來實現(xiàn)多層芯片之間的互聯(lián)。如上圖所示是3D IC和SoIC兩者中TSV密度和Bump尺寸的比較。可以看出，SoIC的TSV密度要遠遠高于3D IC，同時其芯片間的互連也采用no-Bump的直接鍵合技術，芯片間距更小，集成密度更高，因而其產(chǎn)品也比傳統(tǒng)的3D IC有更高的功能密度。

CoW?

CoW, Chip-on-Wafer

首先，將KGD（Known Good Die）芯片從晶圓上分離出來，并通過專用工具將KGD獨立附著到基礎晶圓上進行鍵合。KGD 對齊并首先臨時粘合到重構的載體晶圓上，然后將載體晶圓鍵合到基礎晶圓上以進行實際的鍵合。

更常見的方式是，頂部和底部芯片都是從原始硅晶圓上切割而成，并且對 KGD 進行分類。上下兩組芯片都粘合到各自載體晶圓的精確位置上。然后，通過 WoW 相同的工藝鍵合 2 個承載晶圓。

SoIC是將多個芯片采用混合鍵合的方式組裝到一起，體積和性能上達到了單顆SoC同等的指標。

對比下圖的SoC和SoIC,我們可以看出，SoIC至少有兩個優(yōu)勢，1）異構集成，2）更高的功能密度。

SoIC-1，SoIC-2，SoIC-2可以采用不同的工藝節(jié)點生產(chǎn)，然后通過混合鍵合組裝，支持異構集成，因此具有更高的靈活性。此外，SoIC具備更多的晶體管層，下圖中，我用高亮標識出了晶體管層，可以看出，下圖中SoC具有一個晶體管層，而SoIC具有兩個晶體管層，在同樣的工藝條件下，SoIC相比同體積SoC的具有兩倍的晶體管數(shù)量，因此其功能密度也為SoC的兩倍。隨著堆疊層數(shù)的增多，這種優(yōu)勢會更加明顯。

WoW?

WoW（Wafer-on-wafer）

WoW 是將兩個或者多個制造好的晶圓直接鍵合在一起。WoW 提供更高的對準精度、鍵合良率和更高的生產(chǎn)效率。鑒于這些優(yōu)點，目前絕大多數(shù)混合鍵合都是通過 WoW 完成的。

WoW的生產(chǎn)流程大致如下，首先將晶圓堆疊并鍵合到一起，隨后給底部晶圓植球，然后進行晶圓測試，最后進行分片和封裝。

WoW 鍵合的一個主要限制是無法選擇已知良好的芯片 (KGD)，這會導致將有缺陷的芯片粘合到良好的芯片上，或者良好的芯片粘合到有缺陷的芯片上，從而導致良好芯片的浪費。因此，WoW?適合良率高的晶圓，芯片尺寸較小時，WoW 更便宜，更適合。然而，隨著芯片尺寸的增大，每個晶圓上的良好芯片比例會減少，從而導致有缺陷的芯片和良好芯片的接合可能性更大。因此，需要結(jié)合WoW?和CoW兩種方式，對芯片尺寸較小，良率高的晶圓，采用WoW，而對于對芯片尺寸大，良率低的晶圓，宜采用CoW。

SoIC集成片上系統(tǒng)是臺積電最新的先進封裝技術，其工藝和芯片制造高度融合，被臺積電寄予厚望，也受到業(yè)界的高度關注。相比SoC，SoIC的芯片堆疊結(jié)構中有多個晶體管層，因而具有更高的功能密度，并且支持異構集成，有著更高的集成靈活度，在未來必將成為芯片生產(chǎn)加工的常態(tài)，并最終取代SoC。

作者著作

《基于SiP技術的微系統(tǒng)》內(nèi)容涵蓋“概念和技術”、“設計和仿真”、“項目和案例”三大部分，包含30章內(nèi)容，總共約110萬+字，1000+張插圖，約650頁。