最實(shí)用的Modelsim使用教程

可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認(rèn)設(shè)置直接點(diǎn)Finish。這時在Testbench內(nèi)會出現(xiàn)對目標(biāo)文件的各個端口的定義還有調(diào)用函數(shù)接下來，設(shè)計(jì)者可以自己往Testbench內(nèi)添加內(nèi)容了(有注釋的為添加的內(nèi)容)，然后保存為.v格式即可。按照前面的方法把Testbench文件也編譯到工作庫中。

圖9 生成及修改后的Testbench文件

方法二：在 Quartus II 內(nèi)編寫并編譯 Testbench ，之后將 Testbench 和目標(biāo)文件放在同一個文件夾下，按照前面的方法把 Testbench 文件和目標(biāo)文件都編譯到工作庫中之后。

PS：如果在工作庫中沒有該文件(在Testbench文件沒有端口的情況下)，則在Simulate——>Start Simulate卡片中去掉優(yōu)化選項(xiàng)，如下圖所示。之后再重新編譯，即可在工作庫中找到該文件。

圖10 去掉優(yōu)化選項(xiàng)

3.3.3執(zhí)行仿真

因?yàn)榉抡娣譃榍胺抡婧秃蠓抡?，下面分別說明如何操作。

⑴ 前仿真

前仿真，相對來說是比較簡單的。在上一步我們已經(jīng)把需要的文件編譯到工作庫內(nèi)了，現(xiàn)在我們只需點(diǎn)simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。點(diǎn)擊Design標(biāo)簽選擇Work庫下的 Testbench 文件，然后點(diǎn) OK 即可，也可以直接雙擊 Testbench文件Counter_tb.v，此時會出現(xiàn)下面的界面。

圖11 start simulate

在主界面中會多出來一個Objects窗口，里面顯示 Testbench 里定義的所有信號引腳,在Workspace里也會多出來一個Sim標(biāo)簽。右鍵點(diǎn)擊Counter_tb.v,選擇Add->Add to Wave，如下圖所示。然后將出現(xiàn)Wave窗口，現(xiàn)在就可以仿真了，見下圖。

圖12 Wave窗口

窗口里面已經(jīng)出現(xiàn)了待仿真的各個信號，點(diǎn) 將開始執(zhí)行仿真到100ns,繼續(xù)點(diǎn)仿真波形也將繼續(xù)延伸，見下圖。

圖13 仿真波形

若點(diǎn) ，則仿真一直執(zhí)行，直到點(diǎn) 才停止仿真。

也可以在命令行輸入命令：run @1000

則執(zhí)行仿真到1000ns,后面的1000也可以是別的數(shù)值，設(shè)計(jì)者可以修改。在下一次運(yùn)行該命令時將接著當(dāng)前的波形繼續(xù)往后仿真。至此，前仿真步驟完成。

⑵ 后仿真

這里是采用的Cyclone ii做的一個counter的例子。

后仿真與前仿真的步驟大體相同，只不過中間需要添加仿真庫(和所選器件及所有IP Core相關(guān))、網(wǎng)表和延時文件的步驟。

后仿真的前提是quartus已經(jīng)對要仿真的目標(biāo)文件進(jìn)行編譯，并生成modelsim仿真所需要的.vo文件(網(wǎng)表文件)和.sdo文件（時延文件），具體操作過程又有兩種方法，一種是通過Quartus調(diào)用Modelsim，Quartus在編譯之后自動把仿真需要的.vo文件以及需要的仿真庫加到modelsim中，操作簡單；一種是手動將需要的文件和庫加入modelsim進(jìn)行仿真，這種方法可以增加主觀能動性，充分發(fā)揮modelsim的強(qiáng)大仿真功能。

① 通過Quartus調(diào)用Modelsim

使用這種方法時首先要對Quartus進(jìn)行設(shè)置。先運(yùn)行Quartus，打開要仿真的工程，點(diǎn)菜單欄的Assignments，點(diǎn)EDA Tool settings，選中左邊Category中的Simulation.，在右邊的Tool name中選ModelSim(Verilog),選中下面的Run Gate Level Simulation automatically after complication.見下圖。

圖14 對Quartus進(jìn)行設(shè)置

Quartus中的工程準(zhǔn)備好之后點(diǎn)擊start complication按鈕，此時modelsim會自動啟動，而quartus處于等待狀態(tài)（前提是系統(tǒng)環(huán)境變量中用戶變量中PATH要設(shè)置好modelsim安裝路徑,如：D:Modeltech_6.3win32）。在打開的modelsim的Workspace窗口中你會發(fā)現(xiàn)多了工作庫和資源庫，而且work庫中出現(xiàn)了需要仿真的文件。Modelsim自動將quartus生成的.vo文件編譯到work庫，并建立相應(yīng)的資源庫。如圖所示。

圖15 Quartus II 編譯之后自啟動modelsim

觀察庫，可以發(fā)現(xiàn)，多了verilog_libs庫、gate_work庫和work庫，但是在"工程文件夾simulationmodelsim"下，只有verilog_libs和gate_work文件夾，為什么庫里面卻多了一個work庫呢？而且gate_work庫和work庫文件內(nèi)容相同。

gate_work 庫是Quartus II 編譯之后自動生成的，而work庫是modelsim默認(rèn)庫。仔細(xì)觀察二者路徑，二者路徑相同，均為gate_work文件夾，可知 modelsim 將 gate_work 庫映射到 work 庫。因此，在后續(xù)的工作中操作gate_work 庫或者 work 庫都能得到正確結(jié)果。

編寫測試臺程序Counter_tb.v ，最好放在生成的.vo文件所在的目錄，以方便在需要手動仿真時使用。點(diǎn)Compile在出現(xiàn)的對話框中選中Counter_tb.v文件，然后點(diǎn)Compile按鈕,編譯結(jié)束后點(diǎn)Done，這時在Work庫中會出現(xiàn)測試臺文件。如下圖所示。

圖16 編譯測試文件

點(diǎn)擊simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。點(diǎn)擊Design標(biāo)簽選擇Work庫下的Counter_tb.v文件，然后點(diǎn)擊Libraries標(biāo)簽在Search Library中點(diǎn)擊Add按鈕，選擇仿真所需要的資源庫（如果不知道需要選擇哪個庫，可以先直接點(diǎn)Compile看出現(xiàn)的錯誤提示中說需要的庫名，然后再重復(fù)上述步驟）見下圖。

圖17 選擇仿真所需要的資源庫

再點(diǎn)start simulate對話框的SDF標(biāo)簽。在出現(xiàn)的對話框的SDF File框內(nèi)加入.sdo時延文件路徑。在Apply To Region框內(nèi)有一個“/”， 在“/”的前面輸入測試臺文件名，即“Counter_tb”，在它的后面輸入測試臺程序中調(diào)用被測試程序時給被測試程序起的名稱，本例中為“DUT”，見下圖。然后點(diǎn)OK。后面觀察波形與前仿真步驟相同。

圖18 添加.sdo文件

自動仿真和手動仿真的區(qū)別：

① 自動仿真

這種方法比較簡單，因?yàn)镼uartus II調(diào)用Modelsim ，所以除了生成自動生成了modelsim仿真所需要的.vo文件(網(wǎng)表文件)和.sdo文件（時延文件）外，還生成了gate_work文件夾、verilog_libs文件夾；gate_work文件夾(可以叫工作庫，也可以叫編譯庫)下存放了已編譯的文件，verilog_libs文件夾下存放了仿真所需要的資源庫，上例是cycloneii_ver庫(文件夾)。而手動仿真則需要自己添加這些文件和庫。具體如下。

②?手動仿真

手動仿真需要自己添加文件和編譯庫，但可以充分發(fā)揮modelsim強(qiáng)大的仿真功能。操作時也要先對quartus進(jìn)行設(shè)置，設(shè)置與前面相同只是不要選中Run Gate Level Simulation automatically after complication。然后啟動modelsim，將當(dāng)前路徑改到"工程文件夾simulationmodelsim"下。如下圖所示。

圖19 啟動modelsim

相比①中，這里少了一些庫(實(shí)際是verilog_libs庫、gate_work庫和work庫)，因此下面要添加一個庫。新建一個庫，此處默認(rèn)庫名為work，此時，"工程文件夾simulationmodelsim"文件夾下出現(xiàn)了一個work文件夾，work庫下面沒有目標(biāo)文件和測試文件，即work文件夾下沒有任何文件，建庫的目的就是將編譯的文件都放在該庫里，即放在該文件夾下。編譯之前，還需要添加仿真所需要的資源庫cycloneii_atoms(用到EP2C8)，將D:altera90quartusedasim_lib目錄下的cycloneii_atoms文件復(fù)制到.vo所在的目錄，即"工程文件夾simulationmodelsim"下。

如果按照①中的方法編寫testbench并同樣放在.vo所在的目錄，這時點(diǎn)Compile下的Compile或點(diǎn) 將會出現(xiàn)下面的對話框，將所選文件進(jìn)行編譯。

圖20 編譯所需文件和資源庫

編譯完成之后，work工作庫下多了很多文件，同樣work文件夾下也多了很多文件(夾)，建庫的目的可見一斑，其中有Counter_tb測試文件和counter目標(biāo)文件。點(diǎn)擊simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。這里和①相比只有Libraries標(biāo)簽在Search Library時不一樣，其余2項(xiàng)都一樣。Libraries標(biāo)簽在Search Library的設(shè)置如下圖。

圖21 選擇仿真所需要的資源庫

后面的觀察波形步驟跟前面一樣。

四、觀察波形的一些方法和技巧

4.1 手動創(chuàng)建輸入波形(待定)

對于復(fù)雜的設(shè)計(jì)文件，最好是自己編寫testbench文件，這樣可以精確定義各信號以及各個信號之間的依賴關(guān)系等，提高仿真效率。

對于一些簡單的設(shè)計(jì)文件，也可以在波形窗口自己創(chuàng)建輸入波形進(jìn)行仿真。具體方法是鼠標(biāo)右擊work庫里的目標(biāo)仿真文件counter.v，然后點(diǎn)create wave，彈出wave default窗口。如下圖所示。

圖22 Add to Wave

在wave窗口中選中要創(chuàng)建波形的信號，如此例中的CLK，然后右鍵點(diǎn)擊，選擇Create/Modify/Wave項(xiàng)出現(xiàn)下面的窗口：

圖23 設(shè)置輸入波形

在Patterns中選擇輸入波形的類型，然后分別在右邊的窗口中設(shè)定起始時間、終止時間以及單位，再點(diǎn)Next出現(xiàn)下面的窗口，我們把初始值的HiZ改為0，然后修改時鐘周期和占空比，然后點(diǎn)Finish。

圖24 設(shè)置輸入波形

接著繼續(xù)添加其他輸入波形，出現(xiàn)下面的結(jié)果。前面出現(xiàn)的紅點(diǎn)表示該波形是可編輯的。后面的操作與用testbench文本仿真的方法相同 。

圖25 仿真波形

4.2 觀察特定信號波形

如果設(shè)計(jì)者只想查看指定信號的波形，可以先選中objects窗口中要觀察的信號，然后點(diǎn)右鍵選擇Add to Wave->Selected signals,見下圖，那么在Wave窗口中只添加選中的信號。

圖26 查看特定信號波形

4.3 保存和導(dǎo)入波形文件(待定)

如果要保存波形窗口當(dāng)前信號的分配，可以點(diǎn)File->Save,在出現(xiàn)的對話框中設(shè)置保存路徑及文件名，保存的格式為.do文件。

如果是想導(dǎo)出自己創(chuàng)建的波形（在文章最后有詳細(xì)的解釋）可以選擇File->Export Waveform在出現(xiàn)的對話框中選擇EVCD File并進(jìn)行相關(guān)設(shè)置即可。

如果導(dǎo)入設(shè)計(jì)的波形選擇File->Import ECVD即可。

4.4 Dataflow窗口觀察信號波形

在主界面中點(diǎn)View->Dataflow可以看到會出現(xiàn)dataflow窗口，在objects窗口中拖一個信號到該窗口中，你會發(fā)現(xiàn)在dataflow窗口中出現(xiàn)你剛才選中信號所在的模塊，如果雙擊模塊的某一引腳，會出現(xiàn)與該引腳相連的別的模塊或者引線，見下圖。

圖27 Dataflow窗口

在dataflow窗口中點(diǎn)View->Show Wave，會在dataflow窗口中出現(xiàn)一個wave窗口，雙擊上面窗口中的某一模塊，則在下面的wave窗口中出現(xiàn)與該模塊相連的所有信號，如果已經(jīng)執(zhí)行過仿真，在wave窗口中還會出現(xiàn)對應(yīng)的波形，見下圖。

圖28 Dataflow窗口觀察仿真波形

在波形窗口中拖動游標(biāo)，上面模塊的引腳信號的值也會隨著游標(biāo)當(dāng)前位置的改變而改變。

如果要在modelsim中修改原設(shè)計(jì)文件，在文檔頁面點(diǎn)擊右鍵，取消Read Only，即可修改，修改后繼續(xù)仿真。如果想結(jié)束仿真可以點(diǎn)Simulate->End Simulation,或直接在命令行輸入quit -sim，此時quartus也會顯示結(jié)束所有編譯過程。

五、 一些說明

關(guān)于在testbench里使用`timescale的問題

`timescale 是編譯器指令，用來定義時延精度和時延單位，命令格式如下：

`timescale time_unit/time_precision

其中time_unit定義時延單位，即后面模塊中出現(xiàn)的時延數(shù)值的單位，time_precision定義時延精度。例如`timescale 1ns/100ps ?表示時延單位為1ns，時延精度為100ps。如果后面有語句 #5.22 a=1;此時時延值5.22ns應(yīng)該對應(yīng)為5.2ns，因?yàn)榫葹?.1ns。

如果設(shè)計(jì)中多個模塊帶有自身的`timescale，編譯時模擬器總是定義在所有模塊的最小時延精度上，并且所有模塊中的時延都自動地?fù)Q算為到最小試驗(yàn)精度上。

附錄：

Counter源代碼：

`timescale 1ns/100ps
?module?Counter?(                  ?input????????CLK,                  ?input????????RST_N,???????????????????output?[3:0]?CNT????????????                   );
    ?reg?[3:0]?cnt;     assign CNT = cnt;        ?always@(posedge?CLK,?negedge?RST_N)?begin    ?if?(!RST_N)    ?????cnt?<=?#5?4'h0;    ?else    ?????cnt?<=?#0?cnt?+?1'b1;    ?end    endmodule

Counter_tb源代碼：

`timescale?1ns/100ps
module?Counter_tb??;?
  ??wire??[3:0]??CNT???;  ??reg????RST_N???;  ??reg????CLK???;  ??  ??Counter?DUT??(  ????????????????.CNT?(CNT?)?,            ??????.RST_N?(RST_N?)?,                  .CLK (CLK )                   );??    ?initial?begin    ?#0?CLK???=?1'b0;    ????RST_N?=?1'b0;    ?#5?RST_N?=?1'b1;    ?end    ?//?50MHz     always #10 CLK = ~CLK;
endmodule