英特爾10nm、格芯7nm工藝深度對(duì)比，鰭片形狀、功函數(shù)金屬、密度等技術(shù)參數(shù)大起底

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近日，在一次技術(shù)會(huì)議上，英特爾展示了他們的 10nm 技術(shù)，格芯展示了他們的 7nm 技術(shù)，盡管它們的節(jié)點(diǎn)名稱有所不同，但這兩種工藝的密度相近。在本文中，我將結(jié)合之前透露的消息、訪談和論文，對(duì)這兩種領(lǐng)先技術(shù)進(jìn)行詳細(xì)的比較。

1.0 工藝
1.1 英特爾 10nm
鰭片 - 采用自我校準(zhǔn)四重圖形技術(shù)（SAQP），間距為 34nm，鰭片的高度和寬度分別為 46nm 和 7nm，這是英特爾公司的第三代 FinFET 工藝。在這次會(huì)議上，英特爾提出了一個(gè)有意思的觀點(diǎn)，就是鰭片高度可以根據(jù)不同的產(chǎn)品進(jìn)行優(yōu)化，高度范圍大約在幾十 nm 左右，這次引用的 46nm 是這個(gè)區(qū)間內(nèi)的中位數(shù)。

柵極 - 接觸柵極間距（或者柵極節(jié)距 CPP）為 54nm，可能是采用自對(duì)準(zhǔn)雙重曝光工藝（SADP）技術(shù)實(shí)現(xiàn)的。消除標(biāo)準(zhǔn)單元邊界上的假性閘極，從而使得臨近標(biāo)準(zhǔn)單元之間可以以單個(gè)閘極寬度的間距實(shí)現(xiàn)隔離，這種方式可以降低 20%左右的面積。最小的閘極長(zhǎng)度為 18nm。

間隔物 - 使用第二代低相對(duì)介電常數(shù)值的間隔物，可以降低 7-8%的閘極到接觸聚的容值。

源極漏極 - 原位摻雜的凸起型源極漏極。

應(yīng)變 - 第七代應(yīng)變技術(shù)，在原位摻雜的凸起型源極 / 漏極上，使用新的 NMOS 對(duì)漏極產(chǎn)生正交應(yīng)變，這種新穎的 NMOS 應(yīng)變技術(shù)將驅(qū)動(dòng)電流增加了 5%。

功函數(shù)金屬 - 這是英特爾的第五代 high-k 絕緣層金屬柵極工藝（HKMG）（英特爾在 45nm 時(shí)，領(lǐng)先其它對(duì)手率先推出了 HKMG）。在 HKMG 工藝中，所有閾值電壓都是通過使用不同的功函數(shù)金屬進(jìn)行設(shè)定的?；鶞?zhǔn)版本的 HKMG 工藝使用了 4 個(gè)不同的功函數(shù)金屬產(chǎn)生 2 個(gè)閾值電壓，還可以選擇 6 個(gè)功函數(shù)金屬提供 3 個(gè)閾值電壓。

觸點(diǎn) - 該工藝采用鈷填充觸點(diǎn)，與鎢相比，將觸點(diǎn)線電阻降低了 60%，而且，與絕緣層上觸點(diǎn)方案相比，柵極上觸點(diǎn)這種方式可以將晶體管密度提高 10%。柵極上觸點(diǎn)是使用自對(duì)準(zhǔn)柵極觸點(diǎn)創(chuàng)建的。柵極填充是凹陷的，沉積一個(gè)基于碳化硅的蝕刻終止層，以防止柵極上觸點(diǎn)和擴(kuò)散層觸點(diǎn)短路。自對(duì)準(zhǔn)柵極觸點(diǎn)是對(duì)在 14nm 工藝中就已經(jīng)使用的基于氮化硅層實(shí)現(xiàn)的自對(duì)準(zhǔn)擴(kuò)散層觸點(diǎn)的一個(gè)補(bǔ)充。接觸金屬疊層還包括圍繞凸起的源極 / 漏極的鈦層，以及一個(gè)可以降低 PMOS 接觸電阻的 NiSi 層，其接觸電阻比 14nm 減少了 1.5 倍。

互連層 - 表 1 總結(jié)了互連層。在本文的描述中，英特爾的 10nm 工藝含有 12 個(gè)互連層，但是如果把 M0 層和兩個(gè)頂層金屬也包含在內(nèi)，則具有 13 個(gè)互連層。層間電介質(zhì)與 14nm 技術(shù)相同。

表 1. 英特爾互連層

SRAM 單元尺寸 - 高密度 SRAM 單元尺寸為 0.0312 平方微米，高性能 SRAM 單元尺寸為 0.0441 平方微米。低功耗 SRAM 的最低供電電壓為 0.56 伏。

邏輯單元尺寸 - 最小金屬間距（MMP）為 36nm，高度為 272nm 的邏輯單元包含了 7.56 個(gè)軌道單元（272/36）。鑒于接觸聚間距為 54 納米，所以

邏輯單元的尺寸為 14,697 平方納米(這是最小值)。

密度 - 和上一代 14nm 相比，該工藝實(shí)現(xiàn)了 2.7 倍的密度增長(zhǎng)，超過了英特爾經(jīng)典的 2 倍密度提升，所以這次英特爾將之稱為超級(jí)縮放。

環(huán)形振蕩器 - 與 14nm 相比，在相同的功耗下環(huán)形振蕩器的速度提高了 20%。

TDDB - 與 14nm 相比有所改善。

EUV - 英特爾在這次演講中沒有討論 EUV，但是在會(huì)議上提交了關(guān)于 EUV 的論文。英特爾有 4 個(gè)用于開發(fā)的 EUV 工具，他們已經(jīng)表示他們有 7nm 工藝的光學(xué)解決方案，如果準(zhǔn)備就緒的話將使用 EUV。

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1.2 格芯 7nm
該工藝的關(guān)鍵特性為：

鰭片 - 自我校準(zhǔn)四重圖形技術(shù)（SAQP，間距為 30nm。7nm 被列為格芯的第三代 FinFET 工藝，我知道他們的第一代 FinFET 是 14nm 工藝，但是不確定第二代是什么，也許是 14nm 的增強(qiáng)版。

柵極 - 柵極節(jié)距（或稱為 CPP）為 56 納米，可能是采用自對(duì)準(zhǔn)雙重曝光工藝（SADP）技術(shù)實(shí)現(xiàn)的。

間隔物 - 格芯沒有透露，但我相信它可能是第二代低 k 材料，如 SiOC。

源極 / 漏極 - 凸起型的源極 / 漏極，epi 制程進(jìn)行了優(yōu)化，可以帶來 15%的性能改善。

應(yīng)變 - 凸起型的源極 / 漏極。

功函數(shù)金屬 - 使用多個(gè)功函數(shù)來設(shè)置閾值電壓的第二代金屬材料。格芯在他們?yōu)?IBM 的 14HP 打造的 14nm FinFET 工藝上使用了多種功函金屬。 這次使用了 8 個(gè)功函數(shù)金屬，提供 4 個(gè)閾值電壓。該技術(shù)的所有閾值電壓都是通過使用不同的功函數(shù)金屬來設(shè)定的。

觸點(diǎn) - 該工藝具有鈷填充觸點(diǎn)，采用溝槽注入技術(shù)，用于優(yōu)化 NMOS 和 PMOS 觸點(diǎn)。植入物和硅化物的優(yōu)化使接觸電阻降低了 39%。鈷溝槽接觸使得垂直電阻減少了 40%，當(dāng)用于局部互連時(shí)，電阻減少了 80%。

互連層 - 表 2 總結(jié)了互連層。在本文的描述中，格芯的 7nm 工藝具有 13 個(gè)互連層，但如果包含 M0 在內(nèi)，就有 14 個(gè)互連層。在 M0 到 M3 層上添加鈷襯里，可以將電遷移性能提高了 100 倍。如果沒有這種改進(jìn)，7nm 的電源軌會(huì)比 14nm 寬 3 倍，但實(shí)際上是窄了 4 倍。通過將最小金屬間距限制為 40nm，可以使用 SADP。SADP 允許在同一芯片上使用寬而窄的金屬線，<40nm 的節(jié)距則需要更嚴(yán)格的 SAQP。

表 2. 格羅方德互連層

SRAM 單元尺寸 - 高密度 SRAM 尺寸為 0.0269 平方微米，高性能 SRAM 尺寸為 0.0353 平方微米。低功耗 SRAM 的寫操作電壓低至 0.5 伏特。

邏輯單元尺寸-- 最小金屬間距為 40nm，一個(gè)邏輯單元有 6 個(gè)軌道單元，因此其單元高度為 240nm。鑒于柵極節(jié)距是 56nm，單元尺寸為 240nm *56nm，即 13,440 平方 nm。更大的 9 軌單元還能進(jìn)一步提高 10%的性能。

密度 - 和格芯自己的 14nm 相比，該工藝的密度提升為 2.8 倍，可以將普通的 SoC 模塊的尺寸降低為原來的 0.36 倍。為了實(shí)現(xiàn)這一點(diǎn)，格芯花了很長(zhǎng)的時(shí)間優(yōu)化設(shè)計(jì)規(guī)則。

成本 - 與 14nm 相比，雙鰭片、6 個(gè)軌道單元的移動(dòng)版本的成本降低幅度超過 30%，根據(jù) SRAM 混合度，成本最高可降低超過 45%。

MIM 電容器 - MIM 電容器的密度是 14nm MIM 電容器的兩倍。

ASIC - 已經(jīng)發(fā)布了 FX7。

EUV - 當(dāng) EUV 技術(shù)準(zhǔn)備就緒時(shí)，格芯將在該工藝的觸點(diǎn)和過孔制程上使用 EUV 技術(shù)。只在觸點(diǎn)和過孔上使用 EUV 雖然不能實(shí)現(xiàn)尺寸縮減，但是也不需要重新設(shè)計(jì)，而且掩膜數(shù)量可以從 15 個(gè)降低到 5 個(gè)，按照現(xiàn)在每層掩膜需要耗時(shí) 1.5 天計(jì)算，EUV 技術(shù)能夠幫助節(jié)約半個(gè)月時(shí)間。格芯的這個(gè)說法意味著他們將 5 個(gè)三重圖案光學(xué)掩模層變成了 5 個(gè)單獨(dú)圖案 EUV 掩模層，有一件事情讓我對(duì)格芯的這個(gè)說法感到困惑，因?yàn)檫@他們?cè)谶@次會(huì)議上提到了 4 色觸點(diǎn)，我想格芯說的可能是兩個(gè)四重圖案接觸層、一個(gè)三重圖案通孔層和兩個(gè)雙重圖案通孔層，我要求格芯澄清這一點(diǎn)，但是他們拒絕提供細(xì)節(jié)。在金屬層上使用 EUV 技術(shù)，可以降低尺寸，但是需要重新設(shè)計(jì)。格芯已經(jīng)在在 CNSE 使用 EUV 工具進(jìn)行開發(fā)，他們?cè)谖挥隈R耳他的 Fab 8 工廠中已經(jīng)安裝了 1 個(gè) EUV 工具，還有 1 個(gè)在 12 月晚些時(shí)候交付，2 個(gè)在 2018 年交付。

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2.0 討論
在本節(jié)中，我將比較一下英特爾 10nm 和格芯 7nm 工藝的一些關(guān)鍵特征。

2.1 鰭片形狀
當(dāng)英特爾首次在 22 納米上推出 FinFET 工藝時(shí)，當(dāng)時(shí)的鰭片底部比頂部寬得多。當(dāng)時(shí)很多人撰文討論這種形狀對(duì)性能的影響。一個(gè)理想的鰭片應(yīng)該是矩形的，上角有一些圓角，以防止出現(xiàn)熱點(diǎn)。如果鰭片從上到下的寬度不同，不同的寬度將會(huì)導(dǎo)致不同的電氣特性。我曾經(jīng)聽說過，如果你測(cè)量英特爾早期的 22 納米鰭片的話，他們看起來更像兩個(gè)晶體管而不是一個(gè)。 圖 1 比較了英特爾 10nm 鰭片（左側(cè)）與格芯的 7nm 鰭片（右側(cè)）。 和 2011 年英特爾推出的 22nm 制程的鰭片相比，現(xiàn)在的鰭片更像一個(gè)矩形了，格芯的鰭片看起來比英特爾的鰭片更像矩形。

圖 1. 英特爾鰭片形狀和格芯的鰭片形狀

2.2 用于閾值調(diào)整的功函數(shù)金屬
英特爾使用 4 個(gè)或 6 個(gè)功函數(shù)金屬，提供 2 或 3 個(gè)閾值電壓，格芯則使用 8 個(gè)功函數(shù)金屬，提供 4 個(gè)閾值電壓。閾值電壓的數(shù)量可能代表不同的工藝目標(biāo)。格芯面向代工廠客戶，他們希望有多個(gè)閾值電壓以實(shí)現(xiàn)各種低功耗應(yīng)用，而英特爾可能瞄準(zhǔn)高性能微處理器應(yīng)用。使用功函數(shù)金屬設(shè)置閾值電壓使得通道不會(huì)被摻雜，這種方案有兩個(gè)優(yōu)點(diǎn)。首先，未摻雜的信道具有更高的載波移動(dòng)性，因此具有更高的性能。其次，未摻雜的溝道也消除了隨機(jī)摻雜波動(dòng)（RDF），并使閾值電壓分布更緊密。

2.3 鈷互連與銅互連
之前有很多文章，說英特爾使用了鈷而格羅方德沒有使用鈷，其實(shí)這是一種錯(cuò)誤地說法。格芯采用鈷填充觸點(diǎn)，只是沒有把它用在互連層上（盡管可以使用鈷溝槽觸點(diǎn)進(jìn)行本地互連），而英特爾的工藝則包括鈷填充觸點(diǎn)、2 個(gè)鈷互連層和 1 層鈷填充通孔。

圖 2 顯示了互連線的電阻。

電阻計(jì)算方法如圖 3 所示。

圖 3. 互連線的電阻計(jì)算公式

銅的體電阻率為 1.664 微歐·厘米，而鋁的體電阻率為 2.733 微歐·厘米，因此在 130nm 時(shí)，銅取代了用于互連作用的鋁。而鈷的體電阻率為 6.247 微歐·厘米，所以您肯定不會(huì)認(rèn)為鈷會(huì)在互連應(yīng)用中成為取代銅的一個(gè)有吸引力的候選者，然而，在非常小的尺寸下，銅的電阻率會(huì)由于電子散射而增加，鈷的電子平均自由程大約是銅的三分之一，因此它比銅更不易受電子散射的影響。而且，銅需要較厚的高電阻率阻擋層，其厚度不會(huì)縮小，所以在小的工藝尺寸上，該阻擋層將大大增加互連的橫截面積。鈷本身有很好的阻擋特性，因此鈷可以以足夠小的線寬實(shí)現(xiàn)低電阻互連。作為低電阻互連解決方案的鈷的具體線寬取決于若干因素，但是正好位于 10nm 工藝區(qū)間。我認(rèn)為，英特爾之所以使用鈷，是因?yàn)樗麄兊?10nm 工藝的最小金屬間距為 36 納米，所以可以這么做。格芯在 2016 年的 IEDM 大會(huì)上發(fā)表了一篇關(guān)于與 IBM 和三星共同開發(fā)的 7nm 工藝的論文，文中提到的最小金屬間距為 36nm，使用鈷實(shí)現(xiàn)了一級(jí)互聯(lián)。我的觀點(diǎn)是，格芯的 7nm 工藝的最小金屬間距為 40nm，它不需要用鈷，它比銅更昂貴，所以格芯不使用它。鈷也提供比銅更高的抗電遷移性，格芯使用鈷襯墊和在銅線周圍加 cap 的方式來滿足其電遷移目標(biāo)。

總之，英特爾之所以在互連上使用鈷是因?yàn)樽龅玫蕉矣幸饬x，格芯不在互聯(lián)上使用鈷是因?yàn)槌杀靖邲]有意義，當(dāng)工藝尺寸進(jìn)一步下探到 5nm 以下時(shí)，我預(yù)計(jì)鈷的使用會(huì)更多，最終會(huì)使用釕取代鈷。

2.4 密度
在比較工藝密度時(shí)，有很多度量衡可供選擇。

單個(gè)晶體管的尺寸是鰭片間距（FP）乘以柵極節(jié)距（CPP）。 表 3 列出了這兩種工藝的晶體管尺寸。

表 3. 晶體管尺寸比較

用這個(gè)標(biāo)準(zhǔn)衡量，格芯的 FP 更激進(jìn)，所以晶體管尺寸更小。以晶體管尺寸作為度量標(biāo)準(zhǔn)的問題是它沒有考慮到布線，不能反映實(shí)際的設(shè)計(jì)區(qū)域。

實(shí)際的邏輯設(shè)計(jì)是使用標(biāo)準(zhǔn)單元完成的，所以以標(biāo)準(zhǔn)單元尺寸做度量衡更合適。圖 4 顯示了一個(gè)類似于 Intel 7.56 軌道單元的 7.5 軌道單元。

幾年前比較工藝密度時(shí)，通常使用 CPP x MMP 作為單元尺寸。表 4 給出了這兩個(gè)工藝的計(jì)算結(jié)果。

表 4. CPP x MMP 比較。

按照這個(gè)標(biāo)準(zhǔn)，英特爾的單元尺寸似乎更小。這個(gè)標(biāo)準(zhǔn)的問題在于近年來設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）已經(jīng)成為制造技術(shù)發(fā)展的一個(gè)重要實(shí)踐，軌道高度已經(jīng)成為另一個(gè)尺寸縮減的重要指標(biāo)。從圖 4 我們可以看到實(shí)際的單元大小是軌道高度 x MMP x CPP。表 5 列出了這兩個(gè)工藝的計(jì)算結(jié)果。

表 5. 標(biāo)準(zhǔn)單元尺寸。

按照這個(gè)標(biāo)準(zhǔn)，格芯的單元尺寸更小。但是，還必須考慮到，英特爾通過消除標(biāo)準(zhǔn)單元邊緣處的假性柵極，實(shí)現(xiàn)了更緊密的單元封裝。

英特爾最近試圖重新制定一個(gè)衡量指標(biāo)，NAND 單元面積占 60%權(quán)重，掃描觸發(fā)器單元面積占 40%權(quán)重，圖 5 是英特爾的計(jì)算方法說明。

圖 5. 英特爾計(jì)算方法

在英特爾的這個(gè)方法中，這些單元和權(quán)重和典型的邏輯器件設(shè)計(jì)相吻合。英特爾透露，按照這個(gè)標(biāo)準(zhǔn)，他們的 7 納米工藝可以每平方毫米存儲(chǔ)一億零八十萬個(gè)晶體管。這個(gè)度量方法有兩個(gè)問題，第一，英特爾是唯一一家基于這個(gè)標(biāo)準(zhǔn)拿出報(bào)告的公司，第二，代工廠認(rèn)為這個(gè)度量標(biāo)準(zhǔn)沒有考慮到布線的細(xì)微之處。盡管有這些問題，我仍然試圖在此基礎(chǔ)上作出我自己的估計(jì)。對(duì)于英特爾，我計(jì)算得出的密度為每平方毫米 1.03 億個(gè)晶體管（他們報(bào)告的是 1.008 億個(gè)），對(duì)于格芯，我計(jì)算得出的是每平方毫米 9050 萬個(gè)晶體管。它們兩者最大的區(qū)別在于格羅方德在標(biāo)準(zhǔn)單元的邊緣需要假性柵極，而英特爾消除了假性柵極，這種處理方案使得英特爾在掃描觸發(fā)器單元上獲得了很大優(yōu)勢(shì)。

GF 的高密度 SRAM 單元尺寸為 0.0269 平方微米，英特爾為 0.0312 平方微米，所以格芯工藝在 SRAM 重型設(shè)計(jì)中更具優(yōu)勢(shì)。

理想情況下，需要有人在這兩個(gè)工藝上設(shè)計(jì)一個(gè) ARM 內(nèi)核，并披露如何進(jìn)行比較。在評(píng)估完所有這些指標(biāo)后，可以得出結(jié)論，這兩個(gè)工藝提供了相似的密度，而芯片的大小取決于設(shè)計(jì)規(guī)格和工藝特性的匹配度。

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2.5 上市時(shí)間
格芯的 7nm 工藝預(yù)計(jì)將在 2018 年下半年完成。英特爾的 10nm 工藝已經(jīng)延遲了很長(zhǎng)時(shí)間了，而且我聽說該工藝可能會(huì)在 2018 年底甚至可能會(huì)在 2019 年進(jìn)入生產(chǎn)階段。這給半導(dǎo)體行業(yè)帶來了一個(gè)迷人的變化。英特爾在 2007 年、2009 年、2011 年和 2014 年分別推出了 45nm、32nm、22nm 和 14nm 工藝。之前的許多工藝世代，英特爾基本保持了為期兩年升級(jí)一次制造工藝的節(jié)奏，現(xiàn)如今距離它推出 14nm 工藝已經(jīng)有三四 4 年的時(shí)間了，上次推出 14 納米用了三年時(shí)間，現(xiàn)在這次則推遲到了 4 年以上，這種變化也引發(fā)了人們對(duì)于英特爾何時(shí)推出 7nm 的討論，現(xiàn)在看來，是 2022 年還是 2023 年？

與此同時(shí)，臺(tái)積電則加快了進(jìn)度，他們?cè)?2016/2017 年推出 10 納米，2017/18 年度推出 7 納米，計(jì)劃將于 2019 年推出 5 納米，其 3 納米也正在開發(fā)中。三星在 2017 年推出了 10nm 的產(chǎn)品，它的工藝路線圖是 2017/2018 推出 8nm，2018/2019 推出 7nm，2019 年推出 6nm 和 5nm，以及 2020 年推出 4nm。格芯在 2018 年推出 7nm 版本，并將在 2019 年前后推出 7nm 的升級(jí)版，它還沒有討論過 5nm，但是我預(yù)計(jì)會(huì)是在 2020 年之前拿出計(jì)劃。由于代工廠的 7nm 工藝在密度上與英特爾的 10nm 工藝相當(dāng)，而且可能在英特爾推出 7nm 工藝的時(shí)候拿出更低尺寸的幾代工藝，所以我預(yù)計(jì)，在未來幾年內(nèi)，晶圓代工廠將獲得明顯的密度優(yōu)勢(shì)。

2.6 性能
我希望能夠比較一下這兩種工藝的性能，但是迄今為止的披露信息有限，我無法給出結(jié)論。英特爾專注于微處理器性能，而格芯和其它代工廠則更側(cè)重于移動(dòng)設(shè)備領(lǐng)域和功耗，除此之外，我沒法給出任何明確的結(jié)論。

3.0 結(jié)論
對(duì)比英特爾的 10nm 工藝和格羅方德的 7nm 工藝，會(huì)發(fā)現(xiàn)和不同之處相比，他們的相似之處更多。由于它們面對(duì)和正在解決的都是相同的物理問題，所以這并不令人感到驚訝。

我感到吃驚的是格芯的速度，他們?cè)?14nm 上失敗后不得不從三星那里獲得許可，現(xiàn)在他們開發(fā)的 7nm 工藝居然可以與英特爾最新的 10nm 工藝勢(shì)均力敵。

英特爾曾經(jīng)在制造工藝上領(lǐng)先全球，看看現(xiàn)在他們已經(jīng)落后了多少，這也是令人驚訝的。他們?cè)?HKMG 上領(lǐng)先代工廠幾年時(shí)間，在 FinFET 上也一度領(lǐng)先數(shù)年，現(xiàn)在雖然它們?nèi)匀皇紫炔捎免捇ミB技術(shù)，但是代工廠在工藝密度方面已經(jīng)追趕上來，并且似乎在未來幾年中取得實(shí)質(zhì)性的領(lǐng)先。

現(xiàn)在英特爾、格芯、三星和臺(tái)積電都能提供領(lǐng)先的制造工藝，業(yè)界現(xiàn)在有四個(gè)可行的先進(jìn)制程可選了。

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