數(shù)字IC設(shè)計工程師筆試面試題（一）

1、什么是同步邏輯和異步邏輯？

同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入x有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。

異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。

2、同步電路和異步電路的區(qū)別

同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

3、時序設(shè)計的實質(zhì)

時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立/保持時間的要求。

4、建立時間與保持時間的概念？

建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。

保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。

5、為什么觸發(fā)器要滿足建立時間和保持時間？

因為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時需要經(jīng)過一個恢復(fù)時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。

這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入信號對于本級時鐘可能不滿足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。

（比較容易理解的方式）換個方式理解：需要建立時間是因為觸發(fā)器的D端像一個鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級門的狀態(tài)需要一段穩(wěn)定時間；需要保持時間是因為在時鐘沿到來之后，觸發(fā)器要通過反饋來鎖存狀態(tài)，從后級門傳到前級門需要時間。

6、什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

這也是一個異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達一個可以確認的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實叫做“一位同步器”，他只能用來對一位異步信號進行同步。

兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時 間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因為其輸入端的 數(shù)據(jù)滿足其建立保持時間。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復(fù)時間 + 第二級觸發(fā)器的建立時間 < = 時鐘周期。

更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。

最保險的脈沖寬度是兩倍同步時鐘周期。所以，這樣的同步電路對于從較慢的時鐘域來的異步信號進入較快的時鐘域比較有效，對于進入一個較慢的時鐘域，則沒有作用。

7、系統(tǒng)最高速度計算（最快時鐘頻率）和流水線設(shè)計思想

同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達觸發(fā)器輸出端的延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時；Tsetup是Ｄ觸發(fā)器的建立時間。

假設(shè)數(shù)據(jù)已被時鐘打入D觸發(fā)器，那么數(shù)據(jù)到達第一個觸發(fā)器的Ｑ輸出端需要的延時時間是Tco，經(jīng)過組合邏輯的延時時間為Tdelay，然后到達第二個觸發(fā)器的Ｄ端，要希望時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘的延遲必須大于Tco＋Tdelay＋Tsetup，也就是說最小的時鐘周期Tmin =Tco＋Tdelay＋Tsetup，即最快的時鐘頻率Fmax =1/Tmin。

FPGA開發(fā)軟件也是通過這種方法來計算系統(tǒng)最高運行速度Fmax。因為Tco和Tsetup是由具體的器件工藝決定的，故設(shè)計電路時只能改變組合邏輯的延遲時間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率?？梢詫⑤^大的組合邏輯分解為較小的N塊，通過適當?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時鐘，就可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。

這就是所謂"流水線"技術(shù)的基本設(shè)計思想，即原設(shè)計速度受限部分用一個時鐘周期實現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個時鐘周期實現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計會在原數(shù)據(jù)通路上加入延時，另外硬件面積也會稍有增加。

8、時序約束的概念和基本策略？

時序約束主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計達到時序要求。

附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

9、附加約束的作用？

1、提高設(shè)計的工作頻率（減少了邏輯和布線延時）；

2、獲得正確的時序分析報告；（靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標準，因此要求設(shè)計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序報告）

3、指定FPGA/CPLD的電氣標準和引腳位置。

10、FPGA設(shè)計工程師努力的方向

SOPC，高速串行I/O，低功耗，可靠性，可測試性和設(shè)計驗證流程的優(yōu)化等方面。

隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發(fā)展。芯片可測、可驗證，正在成為復(fù)雜設(shè)計所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時間提前，這也是一些公司花大力氣設(shè)計仿真平臺的原因。

另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進入FPGA設(shè)計者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說altera、xilinx都在根據(jù)自己的芯片特點整理如何降低功耗的文檔。

高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用。

11、對于多位的異步信號如何進行同步？

對以一位的異步信號可以使用“一位同步器進行同步”（使用兩級觸發(fā)器），而對于多位的異步信號，可以采用如下方法：

1、可以采用保持寄存器加握手信號的方法（多數(shù)據(jù)，控制，地址）；

2、特殊的具體應(yīng)用電路結(jié)構(gòu),根據(jù)應(yīng)用的不同而不同；

3、異步FIFO。（最常用的緩存單元是DPRAM）

12：FPGA和CPLD的區(qū)別？
 

13：鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？

電平敏感的存儲器件稱為鎖存器?？煞譃?a class="article-link" target="_blank" href="/tag/%E9%AB%98%E7%94%B5%E5%B9%B3/">高電平鎖存器和低電平鎖存器，用于不同時鐘之間的信號同步。

有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)。可以認為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器則決定了保持時間。

14、FPGA芯片內(nèi)有哪兩種存儲器資源？

FPGA芯片內(nèi)有兩種存儲器資源：一種叫BLOCK RAM,另一種是由LUT配置成的內(nèi)部存儲器（也就是分布式RAM）。BLOCK RAM由一定數(shù)量固定大小的存儲塊構(gòu)成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。

15、什么是時鐘抖動？

時鐘抖動是指芯片的某一個給定點上時鐘周期發(fā)生暫時性變化，也就是說時鐘周期在不同的周期上可能加長或縮短。它是一個平均值為0的平均變量。

16、FPGA設(shè)計中對時鐘的使用？（例如分頻等）

FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。

一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對時鐘邏輯操作的替代方案）。

17、FPGA設(shè)計中如何實現(xiàn)同步時序電路的延時？

首先說說異步電路的延時實現(xiàn)：異步電路一半是通過加buffer、兩級與非門等來實現(xiàn)延時（我還沒用過所以也不是很清楚），但這是不適合同步電路實現(xiàn)延時的。在同步電路中，對于比較大的和特殊要求的延時，一半通過高速時鐘產(chǎn)生計數(shù)器，通過計數(shù)器來控制延時；對于比較小的延時，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個時鐘周期。

18、FPGA中可以綜合實現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項？

三種資源：BLOCK RAM，觸發(fā)器（FF），查找表（LUT）；

注意事項：

1、在生成RAM等存儲單元時，應(yīng)該首選BLOCK RAM 資源；

其原因有二：第一：使用BLOCK RAM等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元。使用BLOCK RAM可以說是“不用白不用”，是最大程度發(fā)揮器件效能，節(jié)約成本的一種體現(xiàn)；第二：BLOCK RAM是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT和REGISTER構(gòu)建的存儲器更有優(yōu)勢。

2、弄清FPGA的硬件結(jié)構(gòu)，合理使用BLOCK RAM資源；

3、分析BLOCK RAM容量，高效使用BLOCK RAM資源；

4、分布式RAM資源（DISTRIBUTE RAM）

19、Xilinx中與全局時鐘資源和DLL相關(guān)的硬件原語

常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關(guān)于各個器件原語的解釋可以參考《FPGA設(shè)計指導(dǎo)準則》p50部分。

20、HDL語言的層次概念？

HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標準級、功能模塊級，行為級，寄存器傳輸級和門級。

系統(tǒng)級，算法級，RTL級(行為級)，門級，開關(guān)級