Xilinx FPGA DDR3設(shè)計(jì)（二）時鐘介紹

引言：本文介紹Xilinx FPGA外接DDR3時鐘相關(guān)參數(shù)及配置。

01、DDR3芯片時鐘、位寬和數(shù)據(jù)帶寬

以MT41K256M16RH-125為例，DDR3關(guān)鍵時序參數(shù)如圖1所示。

1.1 DDR3芯片 I/O接口時鐘

DDR3器件尾綴-1.25表示器件工作時鐘周期為1.25ns，DDR3最大時鐘CK/CK#=1/1.25ns=800MHz。

圖1、DDR3關(guān)鍵時序參數(shù)

1.2 DDR3芯片位寬圖2中所示，芯片MT41K256M16RH-125配置為256M×16表示DDR3芯片位寬16bit。如若FPGA外掛2片該DDR3芯片，則位寬擴(kuò)展為2*16bbit=32bit。

圖2、DDR3芯片型號釋義

1.3 DDR3芯片數(shù)據(jù)帶寬

圖1中，以DDR3 I/O最大時鐘CK/CK#=800MHz計(jì)算，DDR3在時鐘雙沿傳輸數(shù)據(jù)，因此，數(shù)據(jù)速率=2*800M*16bit/s=1600MT*16=25600Mbit/s=3.125GB/s。

02、FPGA I/O支持DDR3速率

根據(jù)ZYNQ-7000器件手冊，表1給出了ZYNQ-7000支持的DDR3速率。

表1、FPGA I/O支持DDR3外設(shè)最大接口數(shù)據(jù)速率

表1中，DDR3 IP運(yùn)行最大1866Mb/s速率時，Vccaux_io供電電壓需要提供2.0V電壓，且需要連接至HP類型bank。

03、FPGA DDR3 IP核時鐘

3.1 FPGA DDR3 MIG IP核時鐘架構(gòu)

圖3、DDR3 MIG IP核時鐘架構(gòu)

圖3中所示，CLKREFP/CLKREFN為IP核參考時鐘，用于配置IP核延遲MMCM模塊；SYSCLKP/SYSCLKN為IP核輸入時鐘，用于PLL產(chǎn)生讀寫路徑各個工作時鐘。

3.2 FPGA DDR3 MIG IP核時鐘配置

3.2.1 Clock Period時鐘

Clock Period時鐘參數(shù)為DDR3 I/O接口CK/CK#時鐘，該時鐘不能超過DDR3芯片和FPGA支持DDR3最大時鐘。

圖4、Clock Period時鐘

3.2.2 ui_clk時鐘

ui_clk時鐘為DDR3 IP核應(yīng)用接口用戶時鐘，用于實(shí)現(xiàn)用戶接口控制及數(shù)據(jù)同步時鐘。如圖4所示，PHY to Controller Clock Ratio比例為4:1，則ui_clk=Clock Period/4 = 800MHz/4=200MHz。

3.2.3 Input Clock Period時鐘

圖5、Input Clock Period時鐘

該時鐘為圖3中DDR3 IP核SYSCLKP/SYSCLKN時鐘。

3.2.4 Reference Clock時鐘

圖6中System Clock時鐘即圖5中所配置時鐘；圖6中Reference Clock時鐘為延遲參考時鐘輸入時鐘，可以選擇單獨(dú)輸入或者System Clock。

圖6、System Clock&Reference Clock時鐘

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