技術(shù)課堂 | IIC邏輯側(cè)波形出現(xiàn)“臺(tái)階”原因的探討

若在MCU向220N31/220N61的SDA1或SCL1端口發(fā)送信號(hào)的同時(shí)觀察波形，工程師們會(huì)發(fā)現(xiàn)波形上升過(guò)程中會(huì)出現(xiàn)一個(gè)明顯的“臺(tái)階”，通過(guò)調(diào)整外部電路無(wú)法消除；如果斷開(kāi)IIC隔離器和MCU之間的連接之后直接觀察MCU輸出的信號(hào)，會(huì)看不到這個(gè)“臺(tái)階”。這個(gè)“臺(tái)階”并非由電路設(shè)計(jì)不當(dāng)或者器件故障導(dǎo)致的，而是所有雙向信號(hào)通道的IIC隔離器必然會(huì)出現(xiàn)的正?，F(xiàn)象，無(wú)需擔(dān)心。

這個(gè)“臺(tái)階”持續(xù)的時(shí)間被稱為為IIC隔離器的環(huán)路延時(shí)，是IIC隔離器件的關(guān)鍵性能參數(shù)之一。IIC隔離器自身的時(shí)序性能和隔離器總線側(cè)外圍參數(shù)都會(huì)影響環(huán)路延時(shí)的大小。

榮湃IIC隔離器雙向信號(hào)通道的內(nèi)部示意結(jié)構(gòu)如圖所示，以SDA通道為例。可以看到，每個(gè)端口既可以作為輸出，也可以作為輸入，是復(fù)用的。邏輯側(cè)下拉NMOS下面的二極管提供了一個(gè)對(duì)地的電壓差，可以防止整個(gè)電路被鎖死在低電平。

當(dāng)MCU輸出給IIC隔離器的信號(hào)從低電平上升到高電平的時(shí)候，A點(diǎn)電壓會(huì)超過(guò)邏輯側(cè)輸入閾值即600mv，藍(lán)色的輸入模塊會(huì)向綠色的輸出模塊發(fā)送高電平信號(hào)。此時(shí)，D點(diǎn)依然為低電平信號(hào)狀態(tài)、通過(guò)反向器輸出高電壓使NM0導(dǎo)通，所以外部的電壓無(wú)法上拉到VDD，波形出現(xiàn)臺(tái)階。經(jīng)過(guò)一個(gè)傳播延時(shí)之后，B點(diǎn)從低電平變?yōu)楦唠娖?，總線側(cè)NM1關(guān)斷，C點(diǎn)電壓通過(guò)外部上拉電阻開(kāi)始上升。當(dāng)C點(diǎn)的電壓達(dá)到0.7x VDD時(shí)，紫色的輸入模塊識(shí)別到高電平，向黃色的輸出模塊發(fā)送高電平。再經(jīng)過(guò)一個(gè)傳播延時(shí)之后，D點(diǎn)變?yōu)楦唠娖?，邏輯?cè)NM0關(guān)斷，A點(diǎn)電壓從“臺(tái)階”電平升高到VDD1電壓。

過(guò)程時(shí)序圖如下：

以上就是IIC隔離器邏輯側(cè)端口波形出現(xiàn)“臺(tái)階”的原因。可以看到，“臺(tái)階”的持續(xù)時(shí)間由邏輯側(cè)至總線側(cè)傳播延時(shí)、總線側(cè)端口外部上升時(shí)間和總線側(cè)至邏輯側(cè)傳播延時(shí)共同構(gòu)成。榮湃pai220N31、Pai220N61的傳播延時(shí)低至45ns，配合總線側(cè)端口外部100歐姆上拉，整體環(huán)路延時(shí)可控制在120ns以內(nèi)，能夠支持高速的IIC通信。