集成電路設(shè)計的“新思路”

這篇文章提出了幾個全新概念，例如立方體集成電路Cubic IC，等時傳輸區(qū)域ITA，李特思空間LITS，有效功能體積EFV等。文章最早發(fā)表于2021年8月7日，當(dāng)時感覺內(nèi)容有點超前。以發(fā)展的眼光看問題，十多年后，文章中有些看似異想天開般的描述在現(xiàn)實世界可能就會實現(xiàn)！摩爾定律剛提出的時候，我想摩爾本人也不相信在不到芝麻粒大小的一平方毫米，可以集成超過一億只以上的晶體管。兩年后，重新再讀，依然覺得這篇文章值得再次推薦給讀者~~

一 、以3D的視角設(shè)計集成電路

在傳統(tǒng)大規(guī)模集成電路設(shè)計時，設(shè)計者把整個電子系統(tǒng)集成在一個芯片中，微處理器、模擬IP核、數(shù)字IP核，存儲器或片外存儲控制接口，都被集成在單一芯片上，形成一顆SoC上，并使用同一種工藝制造。

由于芯片上的集成是基于2D集成技術(shù)，作為功能單元的晶體管均位于同一個平面上，即在晶圓平面上雕刻出納米級的晶體管。

隨著系統(tǒng)復(fù)雜程度的提高，芯片的面積也會越來越大，這直接導(dǎo)致芯片良品率的下降。另外，隨著工藝節(jié)點逼近物理極限，摩爾定律也日漸式微，人們亟需找到新的方法來延續(xù)技術(shù)的發(fā)展，SiP與先進封裝技術(shù)、Chiplet與異構(gòu)集成技術(shù)相繼出現(xiàn)，成為延續(xù)摩爾定律的良方妙藥。

今天，我們再進一步，提出一個新思路，即以3D的視角設(shè)計集成電路。

同樣以設(shè)計一顆SoC為例，我們不再把微處理器、模擬IP核、數(shù)字IP核，存儲器或片外存儲控制接口設(shè)計在同一個晶圓平面，而是把他們分別設(shè)計在不同的樓層(Storey)，然后再將這些樓層組合起來，形成一個完整的芯片，如下圖所示。

從圖中我們可以看出，每個Storey均有一層晶體管，并有多層布線將這些晶體管相互連接，不同的Storey之間采用TSV和RDL互連 (主要是TSV，RDL是在有些情況下，為了上下Storey金屬互連對齊時用到) 。

對于不同的Storey (樓層) ，可以采用不同的工藝節(jié)點制造，同一個樓層上的晶體管，需要采用同樣的工藝節(jié)點制造。

傳統(tǒng)設(shè)計集成電路的人可能會想，Storey之間的互連是先進封裝要干的事情。在本文中，情況發(fā)生了一些改變：從集成電路設(shè)計一開始，就要從三維的角度考慮進行設(shè)計了。

因為集成電路設(shè)計離不開EDA工具，因此，“新思路”的難點其實在EDA工具這一塊，這也可以看成是集成電路設(shè)計和先進封裝設(shè)計的融合，而融合的起點在于EDA設(shè)計工具的融合。

二 、對EDA工具的新要求

傳統(tǒng)的IC版圖設(shè)計工具，先在硅基底上設(shè)計晶體管、電阻、電容等元器件，然后再通過多層布線將其連接，其信號互連和最終的布線都是在一個Storey上完成。

在新的設(shè)計思路下，由于存在多個Storey，因此，除了考慮Storey之內(nèi)的信號互連和布線，還需要考慮Storey之間的信號互連和布線。因此其網(wǎng)絡(luò)互聯(lián)和布線均是立體的，我們可稱之為立體網(wǎng)絡(luò)和立體布線。

因為目前還沒有EDA工具能夠支持多個Storey這類的設(shè)計，因此無法找到確切的圖形來描述。下面兩張圖可暫且作為一個近似的描述：元器件位于空間的不同位置，其網(wǎng)絡(luò)的互連是立體的。

同樣，當(dāng)布線完成時，其布線也是立體的，除了Storey內(nèi)部的元件需要布線連接，Storey之間也需要通過TSV和RDL連接。

從上面的描述我們可以看出，EDA工具需要具備多版圖網(wǎng)絡(luò)優(yōu)化的能力，即能夠在一個空間內(nèi)，同時優(yōu)化多個版圖之間的網(wǎng)絡(luò)連接，多個版圖以虛擬堆疊的形式位于空間的不同Storey。
同時，IC版圖設(shè)計工具能同時處理多版圖設(shè)計，多個版圖可以位于同一個設(shè)計環(huán)境，也可以位于不同的設(shè)計環(huán)境，但多個版圖之間的數(shù)據(jù)交互需要統(tǒng)一進行協(xié)調(diào)和管理。目前，還沒有這樣的IC版圖設(shè)計工具，但已經(jīng)有類似的工具在先進封裝設(shè)計中出現(xiàn)，具備近似的能力，例如HDAP高密度先進封裝設(shè)計工具XSI和XPD之間的協(xié)同設(shè)計。當(dāng)然，除了設(shè)計工具，EDA仿真和驗證工具也同樣要跟上步伐。首先，對于設(shè)計工具構(gòu)建的復(fù)雜數(shù)據(jù)模型，仿真和驗證工具要能夠正確解析。然后，仿真工具通過更強大的算法，進行仿真并得到正確的結(jié)果，驗證工具則需要保證從設(shè)計到生產(chǎn)數(shù)據(jù)的正確性和精準(zhǔn)性。

三 、Cubic IC 設(shè)計方法學(xué)

上面描述的集成電路，有別于傳統(tǒng)的基于晶圓平面的集成電路，我們給其起了一個新的名稱：立方體集成電路?Cubic IC，可簡稱為CIC。

Cubic IC 由于其結(jié)構(gòu)中包含了多個器件層，因此其設(shè)計方法和思路與傳統(tǒng)IC是完全不同的。

在傳統(tǒng)IC的版圖設(shè)計中，我們需要將不同的功能模塊，按照2D的方式安排在版圖的不同區(qū)域，如下圖所示為海思麒麟980的版圖設(shè)計。

按照 Cubic IC?的設(shè)計思路，我們可以將麒麟980的版圖設(shè)計沿著淺藍色的虛線分割成四部分，然后再將它們分別安排到不同的Storey，虛擬疊加起來，如下圖所示。

每一個Storey內(nèi)部的設(shè)計和傳統(tǒng)的IC設(shè)計相同，各個樓層Storey之間，通過TSV和RDL相連接，在設(shè)計的過程中，需要進行整體規(guī)劃和設(shè)計。

這樣的話，芯片面積就減小為原有的1/4，并且由于采用了3D疊加方式，部分模塊之間的互連距離更短，從而性能也會得到提升。

那么，最多可以疊加多少層呢？我們可以這么估算，Storey疊加的層數(shù)越多，芯片的面積就越小，一直到芯片堆疊的總厚度和芯片的長或?qū)挼臄?shù)值相當(dāng)，即形成一個立方體，這也是立方體集成電路Cubic IC名稱的由來。

我們以一個指尖大小的Cubic IC為例，假設(shè)其長和寬各為10mm，采用Cubic IC的設(shè)計思路，如果每個Storey減薄到50um，那么最多可以堆疊到200層，形成一個立方體集成電路。

有人可能會問，形成立方體后，還可以堆疊更多嗎？理論上講是可以，但不建議，原因在后面講述。

在Cubic IC的設(shè)計方法學(xué)中，整個芯片的最大厚度盡可能不超過芯片的長(寬)，也就是，正立方體是其設(shè)計和制造的極限，其產(chǎn)品可以是一個扁平的立方體，而不建議是一個柱狀的立方體。

因此，我們在設(shè)計Cubic IC時，如果設(shè)置了芯片的長和寬，當(dāng)芯片長和寬相等時，其厚度的最大值等于長(寬)，如下圖A所示的范圍。并不是所有的Cubic IC都需要堆疊到一個正方體的形狀，可根據(jù)實際情況，設(shè)計其堆疊層數(shù)和厚度，例如下圖B所示的范圍。

如果立方體的長和寬不相等，則厚度最大值取長寬二者的較小值。不過我建議最好保持長和寬相等，這樣芯片的材料利用率會更高。為什么正立方體被設(shè)計為 Cubic IC 設(shè)計和制造的極限呢？這就牽扯到信號傳輸距離的問題。我們知道，當(dāng)信號在平面上傳輸時，信號在一個周期內(nèi)可訪問到的區(qū)域是一個圓。

隨著信號頻率的升高，圓的半徑會逐漸減小，圓的面積可能會小于芯片的面積，也就是說，即使在同一個芯片上，信號在一個時鐘周期內(nèi)也未必能夠達到。

這時候，曾經(jīng)在PCB板級系統(tǒng)出現(xiàn)的內(nèi)存墻現(xiàn)象在單個芯片上也會出現(xiàn)。

如何能延緩甚至解決這個問題呢？就是向Z軸方向的空間發(fā)展。我們可以想象一個動態(tài)的過程，如果芯片內(nèi)的晶體管總量保持不變，在向Z軸發(fā)展的過程中，XY軸是在不斷縮小的，一直到Z軸的和XY軸相等，形成一個正立方體。這時候信號在整個芯片中傳輸能耗最小，芯片性能也會最佳。

當(dāng)Z軸超越XY軸時，由正立方體逐漸變?yōu)橹鶢盍⒎襟w，芯片整體的能耗不再降低反而會升高，性能也會下降，和我們的設(shè)計初衷是違背的。這也解釋了上面我們不建議Cubic IC 發(fā)展為一個柱狀的立方體的原因。

為了能夠精確地描述信號在一個周期內(nèi)可在整個Cubic IC?三維空間內(nèi)傳播的情況，我提出了一個李特思空間?LITS?的概念。

四 、關(guān)于李特思空間 LITS 的描述

李特思空間 LITS 是一個介于理想和現(xiàn)實之間的空間，嚴格來說是介于理想傳輸和現(xiàn)實傳輸之間的空間。

李特思空間 LITS 全稱為：Li's Isochronous Transmission Space，李氏等時傳輸空間，簡稱為LITS，中文音譯為“李特思空間”，也寓意著進行了特別的思考而得出的空間。這次，我把Li姓加上了，是因為我目前自認為是第一個提出并運用這個空間的，當(dāng)然如果有人能證明他提出并運用這個空間更早，我自然也會拱手相讓。

在了解李特思空間 LITS?之前，我們先了解一下曼哈頓距離和等時傳輸區(qū)域。

4.1??曼 哈 頓 距 離

曼哈頓距離是由赫爾曼·閔可夫斯基所創(chuàng)立，用以標(biāo)明兩個點在標(biāo)準(zhǔn)坐標(biāo)系上的絕對軸距的和。這位赫爾曼可不是別人，正是愛因斯坦的老師，那位創(chuàng)立了四維時空概念的閔可夫斯基。

曼哈頓距離的正式意義為，在歐幾里德空間的固定直角坐標(biāo)系上兩點所形成的線段對軸產(chǎn)生的投影的距離總和。

在XY平面上，曼哈頓距離如下圖所示，即A點和B點之間的曼哈頓距離為，兩點之間的直線距離在X軸和Y軸投影之和。

4.2??等 時 傳 輸 區(qū) 域

在第三節(jié)中，我們講到，當(dāng)信號在平面上傳輸時，信號在一個周期內(nèi)可訪問到的區(qū)域是一個圓。而實際情況并非如此，問什么呢？

因為在實際的芯片的布線中，布線基本都是橫平豎直的，下圖所示為某存儲芯片的金屬布線1000倍顯微圖像，可以看出，所有的布線都是橫平豎直的。

因此，我們可以得出，在芯片中從A點到B之間的物理布線距離，實際就是曼哈頓距離。那么，在相等時間內(nèi)，信號在芯片上向不同方向傳播，可傳輸?shù)木嚯x范圍就不是一個圓，那會是什么樣的圖形呢？

下面，我們詳細分析一下。

例如在一個時鐘周期內(nèi)，信號在芯片平面上可傳輸?shù)木嚯x為 r，以 r 為半徑的圓是信號在理想情況下可傳輸?shù)木嚯x范圍。例如圓上的C點和B點。因為芯片上的實際布線遵循著曼哈頓距離布線的原因，同一個時鐘周期C點可以到達，而B點是不能到達的，只能到達中間的B’點，如下圖所示。實際的布線路徑也不會是1所代表的虛線，而可能是2代表的路徑。

以A點為原點構(gòu)建坐標(biāo)系，根據(jù)曼哈頓距離的定義，C點和B’點都滿足其X坐標(biāo)和Y坐標(biāo)的投影之和相等，我們可得到等式：x + y = r，擴展到其它象限，我們可得出?｜x｜+｜y｜= r，四個象限的線段剛好組成了一個傾斜角為45度的正方形。

由此，我們可以得出，在芯片面積內(nèi)，雖然在相等時間內(nèi)(某一個時鐘周期)，理想的傳輸距離范圍是一個圓，而實際的傳輸范圍是一個45度傾斜的正方形。

有一些特殊情況，例如芯片上的布線不完全遵循曼哈頓距離布線，而是部分走了斜線，則傳輸?shù)木嚯x位于45度傾斜的正方形和其外接圓之間的區(qū)域。我們可稱之為等時傳輸區(qū)域?Isochronous Transmission Area，可簡稱為ITA。

4.3??LITS?空 間

在本文中，我們描述的主要對象是立方體集成電路 Cubic IC，信號的傳輸距離范圍不僅僅在二維平面，而是在三維空間。那么，信號在三維空間傳輸，又會遵循什么樣的規(guī)律呢？在理想情況下，信號在某一點向空間傳播，在相等時間內(nèi)(某一個時鐘周期)，理想的傳輸距離范圍是一個球，而實際的傳輸范圍是什么樣的呢？在Cubic IC中，其布線的原則同樣遵循曼哈頓距離的原則，即沿著X軸Y軸Z軸的方向，因為曼哈頓距離通常應(yīng)用于平面上的兩點，因此，在這篇文章中，空間兩點的曼哈頓距離我們稱之為空間曼哈頓距離。在Cubic IC中，從一點出發(fā)，以空間曼哈頓距離的方式進行布線，在相等時間內(nèi)(例如某一個時鐘周期)，實際的傳輸距離范圍可用方程??｜x｜+｜y｜+｜z｜= r 來描述，這是一個正八面體的表面方程。由此，我們可以得出，在 Cubic IC中，從某一點出發(fā)，在相等時間內(nèi)，實際的傳輸距離是一個正八面體的表面。而理想的傳輸距離是一個球的表面。球和正八面體為內(nèi)外相接的關(guān)系。李特思 (LITS) 空間定義：球體與其內(nèi)接正八面體之間的空間，稱為李特思空間，其空間大小為：LITS = 4/3(π-1)r3

該空間占整個 Cubic IC 立方體的空間比為：4/3(π-1)r3÷?(8r3)=0.36

這就是說，在一個虛擬的Cubic IC?立方體內(nèi)，有36%的空間是從實際等時傳輸?shù)嚼硐氲葧r傳輸之間的空間。

這個空間的重要意義在于，在設(shè)計Cubic IC?時，可作為在3D空間布局IP單元時的依據(jù)或參考。

下圖所示為LITS空間的圖形描述以及在Cubic IC?不同截面的空間大小。

LITS空間在不同截面的大?。ń瘘S色區(qū)域）

我們知道，如果嚴格按照空間曼哈頓距離的方式進行布線，在相等的時間內(nèi)，只能達到LITS空間的內(nèi)表面，即正八面體的表面。如果在某些區(qū)域允許走斜線，則會進入LITS空間內(nèi)部，但除了個別點，我們通常無法到達球體的表面，這就是現(xiàn)實和理想之間的距離。LITS空間是一個虛擬的空間，可以作為設(shè)計Cubic IC時不同的IP模塊布局的參考依據(jù)，對于時序等長要求高的模塊，盡量安排在LITS空間內(nèi)表面的附近，從而更容易實現(xiàn)物理上的等長。LITS空間在不同Z軸平面（Storey）上的投影，即可用于對IP模塊的位置進行劃分。在上面的描述中，我們是以Cubic?IC?芯片中心作為參考點的情況，對于其它的關(guān)鍵點，也同樣需要構(gòu)建虛擬的LITS空間，從而精確判斷信號傳輸所造成的延遲，精準(zhǔn)地控制信息和指令的傳輸。

五 、關(guān)于有效功能體積的描述

在集成電路中，芯片的功能是由一個個晶體管組成的，我們稱之為功能細胞Function Cell，由多個功能細胞可以組成功能塊Function Block，由多個功能塊可以組成功能單元Function Unit。它們統(tǒng)稱為功能單位Function UNITs，有這些功能單位可組成微系統(tǒng)MicroSystem、常系統(tǒng)Common System、大系統(tǒng)Giant System。我們知道，無論是微系統(tǒng)、常系統(tǒng)、大系統(tǒng)，電子系統(tǒng)的體積中，功能單位所占的體積只占系統(tǒng)總體積的一部分，而其它的體積，并沒有功能，而是作為支撐、保護等因素而存在的。在本文中，我們將功能單位Function UNITs所占的體積稱為有效功能體積EFV (Effective Function Volume)。

下面，我們以一顆芯片為例，來解讀一下有效功能體積。下圖是一個芯片的晶圓側(cè)剖面示意圖，從圖中我們可以看出，按照定義，有效功能體積包含了晶體管層和布線層，總厚度為約為5um，在布線層的上方是絕緣和保護層，包含聚酰亞胺Polyimide，氮氧化物Oxynitride，未參雜氧化物Undope Oxide，三者總厚度約為5um。

在晶體管層的下方是硅基底，其厚度大約為780~800um。通過計算我們可以得出，上圖中，有效功能體積所占的比例僅為芯片總體積的0.625%，還不到1%。

那么，如何提升有效功能體積所占的比例呢？目前常用的方法就是進行晶元減薄。

如果將晶圓減薄到100um，有效功能體積所占的比例為5%，如果將晶圓減薄到50um，有效功能體積所占的比例為10%，如果將晶圓減薄到20um，有效功能體積所占的比例為25%，就此打住吧，因為20um可能是目前減薄技術(shù)所能達到的極限了。

通過晶圓減薄，我們使得有效功能體積占芯片總體積比例增加了40倍。如果依此去計算其功能密度，功能密度相當(dāng)于增加了40倍。許多人正是從這一點上，認為通過先進封裝和異構(gòu)集成技術(shù)，還是可以延續(xù)摩爾定律的。

然而，事實上，這只是一種假象，不能因為功能密度的增加，就認為摩爾定律是可延續(xù)的。從摩爾定律提出的那一刻起，就注定了摩爾定律只是一個區(qū)間性的定律，最重要的原因就是摩爾定律曲線是指數(shù)增長的曲線，而以指數(shù)規(guī)律增長的曲線，在物理意義上都是不可持續(xù)的。

有了有效功能體積的概念，在設(shè)計系統(tǒng)時，從最小的功能細胞Function Cell到最大的大系統(tǒng)Giant System，都應(yīng)該逐級剖析其有效功能體積，并最大可能地提高有效功能體積所占的比例。

六 、Cubic IC 和 3D Chiplet 的區(qū)別

Cubic IC看起來和3D Chiplet有些相似，都是將大芯片分割后進行3D堆疊并通過TSV和RDL電氣互連。然而，它們有幾大不同之處。

為了方便起見，我們后續(xù)可以將 Cubic IC 簡稱為 CIC。

1）CIC?是以3D的View Point去設(shè)計集成電路，而3D Chiplet則并非從設(shè)計一開始就從3D的View Point去考慮整個集成電路的設(shè)計，通常是先考慮各Chiplet接口之間的匹配，并在制造的時候?qū)⑿⌒酒M行堆疊并互連。

2）CIC 不同的樓層(Storey)尺寸是完全相同的，堆疊后形成立方體形狀，3D Chiplet可以由不同尺寸的Chiplet組成。

3）CIC 是對未來集成電路設(shè)計和制造的預(yù)期，3D Chiplet是目前先進封裝和異構(gòu)集成可以實現(xiàn)的技術(shù)。

4）Chiplet是IP芯片化的設(shè)計思路，將不同的IP分割成小芯片后在封裝級別進行集成，CIC并不需要將不同的IP分割，而是將這些IP合理地分配到不同Storey的不同區(qū)域。

5）CIC 的樓層(Storey)數(shù)量可以堆疊到幾百層，3D Chiplet目前堆疊的層數(shù)是個位數(shù)。

6）CIC 對EDA工具的要求很高，目前還沒有任何一家EDA工具可以支持，需要后續(xù)EDA廠商的積極研發(fā)，3D Chiplet對EDA工具的要求相對不高，目前的HDAP先進封裝設(shè)計工具例如XSI+XPD就可以很好支持了。

7）CIC?的功能密度要遠高于3D Chiplet，因此其實現(xiàn)的難度和挑戰(zhàn)都要遠遠高于3D Chiplet。對此，我們可以這么理解，CIC是3D Chiplet甚至整個IC集成電路發(fā)展的終極目標(biāo)，而3D Chiplet則是CIC發(fā)展的初級階段。

七、關(guān)于 Cubic IC?制造方法的預(yù)期

我們知道，雖然芯片制造非常復(fù)雜，可細分為幾千道工藝，但總的來說，可分為三種類型：加工藝、減工藝和輔助工藝。加工藝也可稱為增材制造，即通過不斷地增加不同的材料，而完成最終的產(chǎn)品。3D打印就是一種典型的增材制造。在芯片制造中，濺射、離子注入就屬于加工藝。減工藝也可稱為減材制造，芯片制造中，最典型的減工藝就是刻蝕。至于光刻，雖然極其重要，其實是屬于輔助工藝，因為光刻就是輔助將圖形印刷在了晶圓上，并不會使晶圓上的材料增加或者減少。

對于CIC的制造方法，我看可以參考下面一張圖，每一個樓層Storey生成相應(yīng)的掩膜，和傳統(tǒng)的IC制造方法一樣，進行光刻、刻蝕、氣相沉積、離子注入、研磨、清洗等操作，然后將每個Storey的晶圓進行減薄Thining，通過混合鍵合Hybrid Bonding的方式將晶圓鍵合到一起，最后進行切割，得到CIC。

下面，通過實際產(chǎn)品的數(shù)據(jù)估算，了解 CIC 技術(shù)可能帶給集成電路產(chǎn)業(yè)的提升！我們就用一個具體的實例進行分析，并描述CIC的巨大優(yōu)勢。2019年8月20日，美國創(chuàng)企Cerebras的巨型芯片WSE（Wafer Scale Engine）吸引了足夠的眼球，這款芯片的尺寸達到了驚人的46225 平方毫米，每邊約21.5厘米，比iPad還要大。Cerebras WSE是世界上第一款晶圓級處理器，在一個12寸 (300mm) 的晶圓上只能做出一個芯片。WSE的驚人參數(shù)還包括，擁有1.2 萬億個晶體管（同時代的主流芯片都還在百億級別），并且擁有40萬個AI核心、18GB SRAM緩存、9PB/s內(nèi)存帶寬、100Pb/s互連帶寬等，此外，其功耗為1.5萬瓦，超過6臺電磁爐的功率，同樣震撼了行業(yè)。WSE采用臺積電16nm工藝制造，可以用于基礎(chǔ)和應(yīng)用科學(xué)、醫(yī)學(xué)研究，充分發(fā)揮其超大規(guī)模的優(yōu)勢，與傳統(tǒng)超級計算機合作，加速AI工作。由于WSE芯片工作的功耗過6臺電磁爐的功率，可以毫不夸張地說，這款芯片一工作起來完全可以供幾十人一起圍著吃火鍋了。

2021年4月，Cerebras 再接再厲，推出了新的WSE-2處理器，采用臺積電的 7nm 工藝，具有破紀(jì)錄的 2.6 萬億個晶體管， 85 萬顆 AI 優(yōu)化內(nèi)核，和一代保持了相同的面積 46225 平方毫米，大小類似餐盤。我們知道，以現(xiàn)有的7nm工藝，在指甲蓋大小的芯片上可以集成100億以上的晶體管，那么，如果以CIC的模式來設(shè)計，在指尖大小的1立方厘米內(nèi)可集成的晶體管數(shù)量是多少呢？我們就以晶圓可以減薄到20~40um進行計算，如果以20um計算，1厘米可以堆疊500層，如果以40um計算，1厘米可以堆疊250層。那么，1立方厘米可以集成的晶體管數(shù)量為2.5萬億~5萬億，即100億的250倍~500倍。這樣，如餐盤大小?(邊長為21.5厘米)?的WSE二代的晶體管數(shù)量是2.6萬億，如果按照CIC的設(shè)計思路，完全可以在指尖大小的1立方厘米實現(xiàn)了，是不是很讓人驚訝？讓人很興奮！

當(dāng)然會有人說，這只是理論上的情況，實際上設(shè)計問題、制造問題、散熱問題都有可能解決嗎？這正是我們下一節(jié)要討論的內(nèi)容。

?八 、Cubic IC 帶來的挑戰(zhàn)

首先，所有的創(chuàng)新都會帶來新的挑戰(zhàn)，因此Cubic IC必然帶來新的挑戰(zhàn)！

8.1??設(shè) 計?的 挑 戰(zhàn)??

設(shè)計的挑戰(zhàn)主要來自兩點，1）對EDA工具的挑戰(zhàn)，2）對設(shè)計人員的挑戰(zhàn)。

首先，我們來分析一下 CIC 帶來的EDA工具的挑戰(zhàn)，從傳統(tǒng)的IC設(shè)計轉(zhuǎn)為CIC設(shè)計，設(shè)計的復(fù)雜度會急劇提高。我們現(xiàn)在主流的集成電路，其晶體管上方的布線層可能多達十幾層，如果以CIC的方式進行設(shè)計，其Storey可能有數(shù)百層，這樣，組合起來，一個CIC，將會有數(shù)百層晶體管，其布線層更是多達數(shù)千層?，F(xiàn)在看來，這對EDA工具的挑戰(zhàn)是極大的。

同時，為了增加工藝靈活性，CIC允許不同的Storey(樓層)采用不同的工藝節(jié)點制造，例如Storey1采用7nm工藝，Storey2采用5nm，Storey3采用14nm，Storey4采用28nm工藝...... 需要在一個項目中管理多種工藝節(jié)點數(shù)據(jù)，也給EDA工具帶來了挑戰(zhàn)。

挑戰(zhàn)的同時也帶來了機遇，任何一家的EDA工具能在CIC上有所突破并首先占領(lǐng)市場，將成為未來集成電路設(shè)計業(yè)的霸主！

下面，我們分析一下CIC給設(shè)計人員帶來的挑戰(zhàn)。

從上面第七節(jié)的描述我們得知，在7nm工藝下，指尖大小的1立方厘米尺寸的CIC，其集成的晶體管數(shù)量大約在2.5萬億~5萬億，隨著工藝節(jié)點的縮小，加上CIC體積的增大，兩種因素疊加起來，其晶體管數(shù)量可能超越100萬億，是現(xiàn)在主流芯片的一萬倍，海量的數(shù)據(jù)如何處理，是帶給設(shè)計人員和設(shè)備的重大挑戰(zhàn)。

電磁干擾的問題，在1立方厘米中集成了2.5萬億~5萬億的晶體管，在功能密度極大化的同時，會不會帶來電磁干擾的問題，也是設(shè)計人員需要重點考慮的。

不過也不用過于擔(dān)心電磁干擾問題是由于堆疊層數(shù)太多而引起的，以現(xiàn)在成熟的7nm工藝，芯片間的互連布線間距最小在20~40nm左右，而以目前最先進的減薄工藝，可將晶圓減薄到20~40um，通過混合鍵合后，上下層晶體管的距離約為20~40um，可以看出，同一個Storey布線的間距和不同Storey的間距之間還有三個數(shù)量級(1000倍)的差別。因此，即使存在電磁干擾問題，也會先在同一個Storey出現(xiàn)，而解決方法和現(xiàn)在成熟的集成電路相仿即可。

8.2??制 造?的 挑 戰(zhàn)??

在負責(zé)產(chǎn)品設(shè)計的過程中，我非常重視和工藝人員的交流。尤其是包含有新方法和工藝的情況下。因為再優(yōu)秀的設(shè)計，如果不能夠制造出來，也只會是海市蜃樓，僅僅是看上去很美。

CIC是集成電路設(shè)計的新思路，必然包含新工藝和新方法，因此，能否制造出來是最為關(guān)鍵的環(huán)節(jié)。

首先是每一個Storey的制造，這和傳統(tǒng)的IC制造方法并沒有特別大的區(qū)別，最主要的區(qū)別是在每個晶圓上事先要將進行Storey之間互連的TSV制作出來。并且要保證不同的Storey之間互連的對準(zhǔn)，如果由于結(jié)構(gòu)原因，上下層Storey的TSV無法對準(zhǔn)，則需要通過RDL來進行輔助對準(zhǔn)。

然后，就是Storey之間的鍵合，現(xiàn)在有了混合鍵合工藝Hybrid Bonding，互連間距可以縮小到10um，相當(dāng)于在1平方毫米可以多達10000個互連，在未來，Hybrid Bonding可支持每平方毫米100萬個互連，這樣的互連密度，是可以滿足CIC的需求的。

8.3??散 熱?的 挑 戰(zhàn)??

最后，我們來看看散熱帶給我們的挑戰(zhàn)。

以CIC的思路去設(shè)計集成電路，必然會形成空間功能密度的極大化，而晶體管數(shù)量的劇增必然帶來熱量的增加，如何把這些熱量散發(fā)出去呢？

首先，我們要相信，這個問題是可以解決的！

讓我們先回顧一下芯片耗能和散熱的歷史。在2001年的國際固態(tài)電子電路會議上，專家們曾經(jīng)指出，如果芯片耗能和散熱的問題得不到解決，到2005年芯片上集成了２億個晶體管時，就會熱得像“核反應(yīng)堆”(1000℃)，到2010年時就會達到火箭發(fā)射時噴嘴的高溫水平(3000℃)，而到2015年就會與太陽的表面一樣熱(6000℃)。

20年過去了，我們手機中的處理芯片晶體管數(shù)量已經(jīng)達到了百億級別，芯片的溫度既沒有像太陽表面一樣熱，也沒有達到火箭噴嘴的水平，更不用擔(dān)心手里的握著“核反應(yīng)堆”。目前我們手機里的主要芯片晶體管數(shù)量都在100億量級，是專家們曾經(jīng)預(yù)測的50倍，依然可以穩(wěn)定地工作，手機拿在手中，大多數(shù)時間我們甚至都很難感受到芯片發(fā)出的熱量?？梢娦酒?a class="article-link" target="_blank" href="/tag/%E5%B7%A5%E7%A8%8B%E5%B8%88/">工程師的智慧還是可以相信的。

具體如何解決芯片耗能和散熱的問題，主要從兩大方面考慮，1）降低芯片功耗，2）降低散熱通道的熱阻。降低芯片功耗可以從動態(tài)功耗、靜態(tài)功耗、傳輸功耗三個方面入手；降低散熱通道的熱阻可以從新傳熱材料、新散熱結(jié)構(gòu)兩方面考慮，限于篇幅關(guān)系，這里就不展開討論了，后續(xù)的文章會有相應(yīng)的專題。

九 、Cubic IC?能否延續(xù)摩爾定律

在《基于SiP技術(shù)的微系統(tǒng)》一書中，我曾經(jīng)寫過這樣一句話：”所有按照指數(shù)規(guī)律增長的曲線，從物理意義上來講，都是不可持續(xù)的“。摩爾定律恰恰是按照指數(shù)規(guī)律增長的曲線，因此在物理意義上是不可持續(xù)的。

從而我們得出，即使Cubic IC成為現(xiàn)實，也是不可能延續(xù)摩爾定律的！

為此，我在書中提出了電子集成技術(shù)普遍適用的一條規(guī)律：”功能密度定律“，并預(yù)測了功能密度定律曲線，如下圖所示。

從曲線中我們可以看出，在電子集成技術(shù)發(fā)展的初期(1958~2020年) ，電子系統(tǒng)的功能密度隨時間的變化是按照摩爾定律增長的，其曲線呈現(xiàn)指數(shù)增長趨勢。隨著摩爾定律的逐漸失效，其曲線逐漸平緩，但依然保持增長。

從長遠來看，功能密度曲線是一條單調(diào)增長的波動曲線，隨著新技術(shù)的不斷涌現(xiàn)，在不同的歷史階段，其增長的斜率是不同的，甚至在某些特定的區(qū)間，可以以指數(shù)規(guī)律進行增長。

功能密度定律：對于所有的電子系統(tǒng)來說，沿著時間軸，系統(tǒng)空間內(nèi)的功能密度總是在持續(xù)不斷地增大，并且會一直持續(xù)下去。Function Density Law：For all electronic systems, along the time axis, the Function Density in system space is constantly increasing and will continue.

總 結(jié)

這篇文章中提到的幾個重要概念：如立方體集成電路CIC，等時傳輸區(qū)域ITA，李特思空間LITS，有效功能體積EFV，均為本文作者2021年8月首次提出，能否為業(yè)界所認可并逐漸接受，并由“新思路”成為一種現(xiàn)實的設(shè)計方法，現(xiàn)在下定論有些為時過早，還需要時間來檢驗。

如果這篇文章中提到的“新思路”能在未來成為現(xiàn)實，其中包含的概念和技術(shù)能成為集成電路設(shè)計的新方向，那么，提早上車并啟動或許是實現(xiàn)彎道超車的可行途徑。CIC的設(shè)計與制造，是一個非常難以實現(xiàn)的目標(biāo)。但如果要在競爭中勝出，就必須努力去實現(xiàn)！這就是目標(biāo)的力量。有的人因為看見而相信，有的人因為相信而看見。?這是一篇萬字長文，作者用了很久的時間來進行思考、假設(shè)、求證、撰寫。讀者讀到這里，我想也一定花費了不少時間，希望讀者有所收獲，有所感悟！最后，我們可以用一句話總結(jié)這篇文章：“在立方體內(nèi)雕刻晶體管，Sculpt Transistors in Cube”?—— Suny Li（李揚）