關(guān)于芯片的7nm到底是個(gè)啥，我得繼續(xù)講講

上個(gè)月月底，我在線上課上給學(xué)員講了一下《究竟什么是7nm？》。主要還是針對(duì)最近網(wǎng)上議論紛紛的7nm芯片做了一些掃盲性質(zhì)的科普

課程大約不到兩小時(shí)，算是基本把芯片的結(jié)構(gòu)、線寬定義以及實(shí)際技術(shù)指標(biāo)的一些含義講了一下

課上我也發(fā)現(xiàn)，對(duì)于非半導(dǎo)體制造領(lǐng)域從業(yè)人員而言，大家對(duì)這塊的概念確實(shí)非常模糊，有很多常識(shí)性的理解錯(cuò)誤和混淆。所以，我寫這個(gè)文章，課程中的一部分內(nèi)容給沒有聽過課的朋友講述一下，順便也供聽過課的學(xué)員溫習(xí)

需要注意的是，這個(gè)文章并非我課程的全部內(nèi)容，只是針對(duì)半導(dǎo)體器件結(jié)構(gòu)和線寬的概念的一部分解釋說明而已。對(duì)于我課程全部內(nèi)容感興趣的朋友，還是需要來報(bào)名我線上課程交流，謝謝

首先，下圖是一張我從網(wǎng)上找到的一個(gè)經(jīng)典的邏輯芯片的結(jié)構(gòu)剖面圖。從圖上大家可以看到，半導(dǎo)體芯片/器件的結(jié)構(gòu)非常復(fù)雜，是由很多層的結(jié)構(gòu)疊加而成的：

最下面的FOEL(Front End of Line)是晶體管結(jié)構(gòu)部分

其上面的BOEL(Back End of Line)是用金屬線（銅線為主）把各個(gè)晶體管連接起來的結(jié)構(gòu)部分

最上面的則是把信號(hào)、電源管腳引出來的部分。這部分通常不是在晶圓廠加工制造，而是在封裝廠進(jìn)行

晶體管/MosFET的結(jié)構(gòu)實(shí)際上也是在發(fā)生變化的。一般而言，到28nm為止，晶體管的結(jié)構(gòu)通常還是下圖中的平面結(jié)構(gòu)：Planar結(jié)構(gòu)。而從20nm開始，晶體管進(jìn)入了立體結(jié)構(gòu)時(shí)代，最典型的就是下圖中的FinFET結(jié)構(gòu)。而關(guān)于晶體管線寬概念的混淆，也是從這里開始的

一般所謂線寬，在行業(yè)內(nèi)的標(biāo)準(zhǔn)稱謂是CD/Critical Dimention，中文直接翻譯就是特征尺寸。它指代的是芯片結(jié)構(gòu)里最小的線條寬度，通常就是柵極的長度（見下圖最左）后來柵極的長度已經(jīng)不是最小的線寬了，無法準(zhǔn)確代表工藝節(jié)點(diǎn)。于是行業(yè)內(nèi)開始用最小線寬半間距來代表線寬，也就是所有圖形里最小的兩根相鄰線條中心位置距離的一半。這個(gè)數(shù)值代表了芯片結(jié)構(gòu)里的最高圖形分辨率

目前光刻機(jī)的技術(shù)參數(shù)里的分辨率，其實(shí)說的就是這個(gè)最小線條的半間距（見下圖中間）

但是到了FinFET工藝時(shí)代，其實(shí)限于光刻機(jī)的技術(shù)能力。我們能夠做到的實(shí)際圖形分辨率并沒有大幅提升，但是晶體管結(jié)構(gòu)變化以后，其實(shí)際的密度確實(shí)也大幅度提升了。那該如何評(píng)價(jià)其工藝水平呢？

于是，晶圓廠們“靈機(jī)一動(dòng)”，想出了等效線寬的概念

下圖是Intel的技術(shù)資料上公布的標(biāo)準(zhǔn)晶體管密度的計(jì)算方法。簡單來說，就是用一個(gè)標(biāo)準(zhǔn)的與非門（包含4個(gè)晶體管）的面積來計(jì)算一次晶體管密度，然后再用一個(gè)標(biāo)準(zhǔn)FlipFlop觸發(fā)器（包含6個(gè)與非門）電路計(jì)算一次平均晶體管密度。然后將兩個(gè)密度結(jié)果加權(quán)平均一下，就可以得到當(dāng)前工藝技術(shù)下在單位面積的晶圓上能做幾個(gè)晶體管

然后用這個(gè)密度值對(duì)比平面晶體管的密度，然后計(jì)算出等效的線寬值來。所以這樣一來，雖然我們不能大幅度縮小實(shí)際的圖形線寬，但是可以通過器件結(jié)構(gòu)的變化縮小晶體管的面積、提升密度來得到一個(gè)等效的“小線寬”從20nm的 FinFET工藝開始，我們看到的所謂的線寬都是如此

當(dāng)然，由于采用了等效換算的方法，這就給各個(gè)晶圓廠提供了渾水摸魚的機(jī)會(huì)。利用算法上的投機(jī)取巧耍雞賊，各家所謂同一工藝節(jié)點(diǎn)芯片的實(shí)際晶體管密度是有差別的，而且差別還不小從下圖可以看到（我上一次文章里就已經(jīng)貼過了）：雖然同樣叫10nm節(jié)點(diǎn)，Intel的晶體管密度做到了1.06億個(gè)/平方毫米，而TSMC和三星的密度都只有0.53和0.52，相差幾乎一倍
而在之后的7nm5nm節(jié)點(diǎn)上，同樣情況依舊存在?？梢姡谌∶稚?，老實(shí)的Intel吃了一個(gè)大虧，被另外兩家給欺負(fù)了

既然工藝節(jié)點(diǎn)的命名不靠譜，那行業(yè)內(nèi)是用什么方法來衡量一個(gè)具體工藝的水準(zhǔn)能力的呢？

事實(shí)上，在FinFET工藝中用來判斷具體工藝技術(shù)的指標(biāo)很多，不過多數(shù)情況下大家記得和理解兩個(gè)名詞就好了：1） CPP：Contacted Poly Pitch?接觸孔的多晶硅柵極間距2） MxP：Metal Pitch 金屬線的間距（通常指第一層或第二層的金屬線間距）

CPP反映了整個(gè)晶體管單元（CELL）的寬度；而MxP是用來衡量晶體管單元高度的單位，通常被稱為Track。晶體管的高度是MxP的幾倍，就叫幾個(gè)Track，或者幾個(gè)T
這兩個(gè)指標(biāo)就代表了晶體管的大小，也就等于確定了晶體管的單位面積密度。下圖是一個(gè)參考：

另外，還有一個(gè)指標(biāo)是鰭片的間距（Fin Pitch）。M2P和Fin Pitch的比例稱為Gear Rate

好了，看到這里你大體就對(duì)先進(jìn)工藝?yán)锏木€寬有一個(gè)大體認(rèn)識(shí)了當(dāng)然，具體晶體管里的技術(shù)指標(biāo)和各種名詞遠(yuǎn)不止這些。下面這個(gè)表格的大多數(shù)名詞對(duì)于非專業(yè)人士而言依舊看得莫名其妙

要把這都解釋清楚，另外讓大家理解在光刻技術(shù)進(jìn)展緩慢、實(shí)際圖形線寬無法大幅度縮小的前提下，工程師是如何從20nm開始一路把晶體管微縮到3nm的？這個(gè)又是一個(gè)很長的故事了。限于篇幅，容我下次再和大家講解吧

這里就要麻煩大家?guī)兔Χ喽噢D(zhuǎn)發(fā)這篇文章。如果文章受歡迎，我自然會(huì)盡快更新下一篇，給大家進(jìn)一步說明一下

搞清楚這些，你基本上可以打敗99.9%的非半導(dǎo)體專業(yè)人士了。目前市面上針對(duì)非半導(dǎo)體行業(yè)人員的科普文章里，我還沒有看到有解釋這些概念的。大家不要錯(cuò)過機(jī)會(huì)

當(dāng)然，更多更詳細(xì)的半導(dǎo)體行業(yè)知識(shí)，還是歡迎大家來我的線上課程報(bào)名交流提問

11月14號(hào)，我的新課《臺(tái)積電的最新財(cái)務(wù)數(shù)據(jù)分析》會(huì)和大家分享關(guān)于臺(tái)積電的相關(guān)信息和知識(shí)，也會(huì)順便聊一下對(duì)后續(xù)整個(gè)半導(dǎo)體市場的發(fā)展趨勢預(yù)測有興趣的朋友歡迎從下面海報(bào)中的二維碼報(bào)名參加。到時(shí)候我們好好交流