3nm困難重重，新材料工藝雪中送炭

正如我們所見，在 3nm 節(jié)點(diǎn)之外擴(kuò)展晶體管和布線會(huì)帶來一些挑戰(zhàn)，阻礙了功耗和性能的改進(jìn)。此外，需要一種新的材料工程解決方案來解決圖案變化的問題。AMAT基于工藝步驟和集成材料解決方案 (IMS) 的協(xié)同優(yōu)化開發(fā)創(chuàng)新，幫助半導(dǎo)體制造商在高級(jí)邏輯中實(shí)現(xiàn)其 PPACt 路線圖.

AMAT應(yīng)用材料公司是一家半導(dǎo)體和顯示設(shè)備制造商，應(yīng)用材料公司成立于1967年，2020財(cái)年全年?duì)I收172億美元 ，在19個(gè)國家和地區(qū)設(shè)有超過110個(gè)分支機(jī)構(gòu) ，全球員工24000人，擁有14300個(gè)專利。

AMAT 正在幫助業(yè)界引入一種稱為設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 的縮放技術(shù)。DTCO 預(yù)計(jì)在未來將在節(jié)點(diǎn)間變得更加普遍，因?yàn)樗试S邏輯密度縮放隨著間距縮放變慢而繼續(xù)。

晶體管縮放：面向 5nm 以上 FinFET 的全方位柵極技術(shù)轉(zhuǎn)型
FinFET 路線圖提出了三個(gè)重要的技術(shù)挑戰(zhàn)。鰭曲率、高 k 金屬柵極 (HKMG) 和界面 CD 縮放以及源極/漏極電阻器。AMAT 通過共同優(yōu)化新材料和工藝組合來幫助克服這些挑戰(zhàn)。

制造過程中鰭片的曲率會(huì)產(chǎn)生可變性，從而降低性能和功率效率。為了緩解這種情況，AMAT 開發(fā)了一種協(xié)同優(yōu)化的材料工程解決方案。在這種方法中，隨著流體氧化膜的鰭片分離，離子注入和退火過程得到協(xié)調(diào)和優(yōu)化，所有過程都由電子束測量/檢查設(shè)備“PROVision”監(jiān)控。通過利用這些技術(shù)，可以實(shí)現(xiàn)高、直、高縱橫比的鰭片，以提高均勻性，將閾值電壓變異性降低 30%，驅(qū)動(dòng)電流降低 5%，可以提高上述（圖 1）。

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圖 1：協(xié)同優(yōu)化過程通過減輕鰭片曲率將閾值電壓可變性降低了 30%，并將驅(qū)動(dòng)電流增加了 5% 以上

HKMG 邏輯的兩個(gè)元件（接口層和 High-k 層）是增加晶體管驅(qū)動(dòng)電流的關(guān)鍵。然而，這兩個(gè)層在 14 nm 節(jié)點(diǎn)之后都無法擴(kuò)展，這是一個(gè)性能瓶頸。為了解決這個(gè)問題，AMAT 開發(fā)了一種新的集成材料解決方案 (IMS)，它在真空下結(jié)合了這些關(guān)鍵工藝步驟，將界面工程和調(diào)整提升到一個(gè)新的水平。通過使用 IMS，表明新的集成柵堆疊可以實(shí)現(xiàn)與以前相同的氧化膜厚度縮放，并且可以將驅(qū)動(dòng)電流提高 8% 到 10%（圖 2）。

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圖 2：一種新的集成柵極堆疊，它允許集成材料解決方案 (IMS) 恢復(fù)可比氧化膜厚度的縮放，并將驅(qū)動(dòng)電流提高 8-10%

在晶體管源/漏電阻模塊中，每個(gè)縮放節(jié)點(diǎn)接觸面積減少25%，因此接觸電阻的增加變得更加嚴(yán)重。為了應(yīng)對(duì)這一挑戰(zhàn)，AMAT 開發(fā)了一種新的協(xié)同優(yōu)化工藝技術(shù)，可最大限度地?cái)U(kuò)大應(yīng)變技術(shù)的應(yīng)用范圍（圖 3）。在該解決方案中，水平蝕刻用于將源極/漏極應(yīng)力源放置在更靠近溝道的位置。此外，還開發(fā)了一種新的選擇性 SiAs 外延層。這些新材料和材料工程技術(shù)降低了電阻并將驅(qū)動(dòng)電流提高了 8%。

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圖 3：AMAT 的源/漏電阻解決方案通過協(xié)調(diào)蝕刻、外延和退火實(shí)現(xiàn)了 8% 的驅(qū)動(dòng)電流增加

隨著行業(yè)從 FinFET 轉(zhuǎn)向環(huán)柵 (GAA) 晶體管架構(gòu)以提高芯片性能和功耗，材料工程創(chuàng)新變得更加重要（圖 4）。在GAA中，晶體管溝道的方向由垂直變?yōu)樗?，柵極從四面八方包圍溝道，而不是三面?？刂仆ǖ篮穸葮O大地影響性能和功耗。隨著從 FinFET 到 GAA 的過渡，溝道厚度控制已轉(zhuǎn)向外延生長和選擇性去除 GAA，具有高生長控制和低可變性，而不是光刻和蝕刻高而薄的鰭片。

GAA 晶體管需要通道之間的內(nèi)部隔離物，但通過適當(dāng)?shù)墓こ碳夹g(shù)可以降低電容。間隔物通過高度受控的選擇性蝕刻和間隙填充工藝形成。用電子束測量確認(rèn)新結(jié)構(gòu)是否正確和最佳形成，并有望將性能提高 10% 至 15%，功耗提高 25% 至 30%。

外生、選擇性去除和電子束測量都是 AMAT 培育技術(shù)的領(lǐng)域，并且已經(jīng)在為半導(dǎo)體制造商開發(fā)協(xié)同優(yōu)化流程以加速 GAA 解決方案。因此，與 FinFET 相比，GAA 的銷售額預(yù)計(jì)每月每 100,000 片晶圓增加 10 億美元。

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圖4：布線縮放：新的集成材料解決方案將通孔電阻降低 50%

布線消耗了器件近三分之一的功率，占RC延遲的70%以上。隨著工藝節(jié)點(diǎn)變得更精細(xì)，晶體管會(huì)提高其性能，而隨著它們變得更精細(xì)，布線會(huì)增加其電阻，從而導(dǎo)致性能降低和功耗增加。如果沒有一些突破，布線通孔電阻將隨著從 7nm 節(jié)點(diǎn)到 3nm 節(jié)點(diǎn)的過渡而增加十倍，從而抵消晶體管縮放的好處。

為了解決這一挑戰(zhàn)，AMAT 宣布在材料工程領(lǐng)域取得突破。集成材料解決方案 (IMS)，稱為“Endura Copper Barrier Seed IMS”，在高真空下將七種不同的工藝技術(shù)（ALD、PVD、CVD、Cu 回流、表面處理、界面工程、測量）集成到一個(gè)系統(tǒng)中（圖5）。通過采用選擇性 ALD 代替保形 ALD，可以消除用于通孔界面的高電阻值勢壘。此外，銅回流技術(shù)即使在狹窄的形狀中也能實(shí)現(xiàn)無空隙的間隙填充。通孔接觸界面中的電阻最多可降低 50%，從而提高半導(dǎo)體芯片性能和功耗。

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圖 5：新型 Endura Copper Barrier Seed IMS 在高真空下將七種不同的工藝技術(shù)集成到一個(gè)系統(tǒng)中，以提高芯片性能和功耗。

通過材料工程創(chuàng)新和 DTCO 解決圖案可變性
當(dāng) EUV 光刻與多圖案技術(shù)相結(jié)合以縮小線寬時(shí)，隨著微型化節(jié)點(diǎn)的進(jìn)展，圖案變化正成為一個(gè)主要問題。圖案的邊緣應(yīng)該是直的和光滑的，但實(shí)際上它們增加了粗糙度和不均勻性。以前，形狀的尺寸不是那么精細(xì)，所以邊緣粗糙度占很小的比例，這個(gè)問題不太值得關(guān)注。然而，隨著 EUV 縮放的進(jìn)行，圖案形狀和邊緣粗糙度變得相似，導(dǎo)致隨機(jī)缺陷，導(dǎo)致斷開和短路。

傳統(tǒng)上，在多重圖案化中，業(yè)界采用使用旋涂絕緣膜和爐（擴(kuò)散爐）將光刻圖案轉(zhuǎn)移到器件層的方法。為了減少隨機(jī)誤差，我們提出了一種使用高質(zhì)量CVD材料代替旋涂絕緣膜的方法，與蝕刻設(shè)備Sym3共同優(yōu)化，并與電子束測量/檢查設(shè)備PROVision一起監(jiān)控過程. 做。換句話說，CVD 被集成到蝕刻室中。當(dāng)將具有粗糙圖案形狀的晶片放入腔室時(shí)，會(huì)在晶片上選擇性地形成一層薄薄的 CVD 材料。這樣做時(shí)，通過調(diào)整在較寬的開口中沉積更多材料而在窄開口中沉積較少材料來校正相鄰線之間的距離。

成膜后，經(jīng)過特殊調(diào)整的刻蝕模式，使刻蝕速度比大形狀對(duì)精細(xì)形狀更快，進(jìn)一步縮小了差異。通過以這種方式與 AMAT 先進(jìn)的蝕刻技術(shù)配合優(yōu)化 CVD，可以平滑線條并消除許多 stocastal 缺陷。此外，可以通過使用電子束在短時(shí)間內(nèi)測量這種精細(xì)形狀的尺寸變化。這種協(xié)同優(yōu)化的解決方案可以將形狀尺寸的局部變化減少 50%，線邊緣粗糙度減少 30%，邏輯縮放的電路斷線缺陷減少近 100%，同時(shí)保持可靠的器件良率，可以繼續(xù)（圖 6）。

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圖 6：AMAT 的 CVD 和先進(jìn)的蝕刻技術(shù)可以協(xié)調(diào)和共同優(yōu)化，以消除許多隨機(jī)缺陷。局部 CD 均勻性 (LCDU)、線邊緣粗糙度 (LER) 和電路斷路缺陷得到改善。

邏輯路線圖的實(shí)現(xiàn)依賴于通過不斷提高邏輯密度來降低單位面積成本。然而，2D 的小型化正在放緩，難度在增加。進(jìn)一步減小柵極和導(dǎo)線之間距離的物理空間不斷縮小，距離越短，電氣挑戰(zhàn)就越嚴(yán)重。根據(jù)摩爾定律的傳統(tǒng) 2D 縮放（稱為間距縮放或本征縮放）在過去幾十年中為該行業(yè)做出了貢獻(xiàn)。但展望未來，設(shè)計(jì)和技術(shù)的協(xié)同優(yōu)化 (DTCO) 可能會(huì)進(jìn)一步補(bǔ)充間距縮放（圖 7）。DTCO 可以巧妙地使用 2D 和 3D 邏輯設(shè)計(jì)技術(shù)，在保持間距不變的情況下增加邏輯密度。基于 DTCO 的有希望的未來技術(shù)轉(zhuǎn)型是嵌入式電源軌和背面電源網(wǎng)絡(luò)。這種新架構(gòu)將一條為晶體管單元供電的粗電源線路由到硅晶片的背面或晶體管下方，從而在減少電壓損失的同時(shí)繼續(xù)進(jìn)行 2D 縮放。

AMAT 通過金屬、分離絕緣膜、蝕刻和 CMP 等工藝技術(shù)支持這些 DTCO 技術(shù)的實(shí)現(xiàn)。

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圖 7：設(shè)計(jì)和技術(shù)的協(xié)同優(yōu)化 (DTCO) 似乎是未來擴(kuò)展節(jié)點(diǎn)優(yōu)勢的重要組成部分。

總結(jié)
幾十年來，根據(jù)摩爾定律，邏輯路線圖一直以 2D 縮放為基礎(chǔ)。但隨著摩爾定律的放緩，業(yè)界正在通過結(jié)合基于材料工程的技術(shù)來實(shí)現(xiàn) 3nm 及以上節(jié)點(diǎn)的縮放來彌補(bǔ)這一點(diǎn)。半導(dǎo)體制造商開始接受 PPACt 的新劇本。
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