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FPGA入門基礎(chǔ)之I2C接口設(shè)計(jì)（一）

本文從I2C協(xié)議的概述開始，描述協(xié)議的歷史、不同速度模式、物理層和數(shù)據(jù)幀結(jié)構(gòu)，最后介紹I2C混合電壓系統(tǒng)中電平兼容性以及上拉電阻大小計(jì)算。

FPGA技術(shù)實(shí)戰(zhàn)

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06/19 10:50

I2C I2C接口

如何在ModelSim中添加Xilinx仿真庫

今天給大俠帶來在FPGA設(shè)計(jì)應(yīng)用中如何在ModelSim中添加Xilinx仿真庫，話不多說，上貨。

FPGA技術(shù)江湖

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05/28 16:25

xilinx FPGA設(shè)計(jì)

做FPGA，為啥加班這么多？

很多年前我經(jīng)常在想：做FPGA設(shè)計(jì)，為啥加班這么多，不停地調(diào)bug和維護(hù)bug，心力交瘁。直到做了IC設(shè)計(jì)，我才徹底懂了：看完FPGA設(shè)計(jì)和IC設(shè)計(jì)上的差別，你也會懂。

FPGA2嵌入式

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05/11 13:20

ic設(shè)計(jì) FPGA設(shè)計(jì)

FPGA 高級設(shè)計(jì)：時(shí)序分析和收斂

今天給大俠帶來FPGA 高級設(shè)計(jì)：時(shí)序分析和收斂，話不多說，上貨。什么是靜態(tài)時(shí)序分析？靜態(tài)時(shí)序分析就是Static Timing Analysis，簡稱 STA。它可以簡單的定義為：設(shè)計(jì)者提出一些特定的時(shí)序要求（或者說是添加特定的時(shí)序約束），套用特定的時(shí)序模型，針對特定的電路進(jìn)行分析。分析的最終結(jié)果當(dāng)然是要求系統(tǒng)時(shí)序滿足設(shè)計(jì)者提出的要求。

FPGA技術(shù)江湖

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05/06 12:50

FPGA設(shè)計(jì) 時(shí)序分析

FPGA設(shè)計(jì)經(jīng)驗(yàn)之圖像處理

今天和大俠簡單聊一聊基于FPGA的圖像處理，之前也和各位大俠聊過相關(guān)的圖像處理，這里面也超鏈接了幾篇，具體如下：圖像邊緣檢測算法體驗(yàn)步驟（Photoshop，Matlab）算法系列：基于 FPGA 的圖像邊緣檢測系統(tǒng)設(shè)計(jì)（sobel算法）? ??FPGA設(shè)計(jì)中 Verilog HDL實(shí)現(xiàn)基本的圖像濾波處理仿真? ?需要的可以參考一下，歡迎一起交流學(xué)習(xí)。話不多說，上貨。

FPGA技術(shù)江湖

3668

05/06 10:40

圖像處理 FPGA設(shè)計(jì)

FPGA設(shè)計(jì)中,使用ISE和Matlab創(chuàng)建并仿真ROM IP核

今天給大俠帶來FPGA設(shè)計(jì)中使用ISE和Matlab創(chuàng)建并仿真ROM IP核，話不多說，上貨。中,使用和創(chuàng)建并仿真

FPGA技術(shù)江湖

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04/17 12:00

matlab ROM

萊迪思全新版本Radiant設(shè)計(jì)軟件拓展功能安全特性

萊迪思半導(dǎo)體（NASDAQ：LSCC），低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布推出屢獲殊榮、最新版本的萊迪思Radiant?設(shè)計(jì)軟件。新版本集成了最新的Synopsys Synplify? FPGA綜合工具和三重模塊化冗余（TMR），進(jìn)一步擴(kuò)展了功能安全和可靠性，提供先進(jìn)的設(shè)計(jì)自動化流程解決方案，幫助設(shè)計(jì)人員更輕松地開發(fā)基于萊迪思FPGA的應(yīng)用，為工業(yè)、汽車市場帶來強(qiáng)大的功能安全保護(hù)、高可靠性和穩(wěn)定運(yùn)行等特性。

與非網(wǎng)編輯

1528

04/02 16:58

萊迪思 LATTICE

如何成為一名專業(yè)的FPGA工程師

要成為一名專業(yè)的FPGA工程師，以下是一些建議的步驟：學(xué)習(xí)數(shù)字電路和硬件描述語言（HDL）：了解數(shù)字電路和基本的邏輯門操作是成為FPGA工程師的重要基礎(chǔ)。學(xué)習(xí)硬件描述語言（如Verilog或VHDL）將幫助您描述和設(shè)計(jì)FPGA中的電路。

森森Techdaily

2660

02/15 08:55

FPGA FPGA設(shè)計(jì)

FPGA設(shè)計(jì)時(shí)序分析概念之Timing Arc

在時(shí)序工具對設(shè)計(jì)進(jìn)行時(shí)序分析時(shí)，經(jīng)常會看到一個(gè)概念Timing Arch(時(shí)序弧)。Timing Arc是一個(gè)信號一個(gè)單元Cell的輸入引腳Pin到該單元輸出引腳Output Pin間的路徑。對于一個(gè)單元Cell，可以存在多個(gè)時(shí)序弧，通過時(shí)序弧的信息，我們可以計(jì)算每一段路徑的時(shí)延從而進(jìn)行時(shí)序分析以及優(yōu)化。

森森Techdaily

4209

2023/12/18

FPGA設(shè)計(jì) 時(shí)序分析

FPGA設(shè)計(jì)與驗(yàn)證之間的思維沖突

HDL是HardwareDescriptionLanguage（硬件描述語言）。設(shè)計(jì)FPGA時(shí)，就是通過HDL來搭建底層硬件電路，最終實(shí)現(xiàn)不同功能的電路。即FPGA設(shè)計(jì)是設(shè)計(jì)一個(gè)完成某種需求的電路。

FPGA2嵌入式

346

2022/04/24

FPGA設(shè)計(jì) FPGA驗(yàn)證

瑞蘇盈科Zynq UltraScale+ MPSoC開發(fā)套件助您大幅縮短FPGA設(shè)計(jì)導(dǎo)入時(shí)間

FPGA技術(shù)對于許多應(yīng)用來說是一種可行的選擇，并提供了很多潛力，但許多人認(rèn)為入門門檻很高，編程非常復(fù)雜和費(fèi)力。